JPH01155663A - 非晶質シリコン薄膜トランジスタ - Google Patents
非晶質シリコン薄膜トランジスタInfo
- Publication number
- JPH01155663A JPH01155663A JP31402287A JP31402287A JPH01155663A JP H01155663 A JPH01155663 A JP H01155663A JP 31402287 A JP31402287 A JP 31402287A JP 31402287 A JP31402287 A JP 31402287A JP H01155663 A JPH01155663 A JP H01155663A
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- Japan
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- amorphous silicon
- thin film
- silicon thin
- film
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示パネル等に用いる非晶質シリコン薄
膜トランジスタ（以下ａ ５ｉＴＦＴと略称する）に
係り、特にバックライトなどの照明により発生する光電
流の低減に好適なａ −Ｓ ｉ ＴＦＴに関する。
膜トランジスタ（以下ａ ５ｉＴＦＴと略称する）に
係り、特にバックライトなどの照明により発生する光電
流の低減に好適なａ −Ｓ ｉ ＴＦＴに関する。
従来の液晶表示パネル用ａ −Ｓ ｉ Ｔ Ｆ Ｔは、
特開昭５８−１４８４５８号に記載のように、ａ−８ｉ
（ｉＭ）の膜厚が２０００人程度ある。このａ −５ｉ
ＴＦＴが構成されている基板の裏面から光を照射した場
合、ゲート電極近くのａ−８ｉに光があたりホールが発
生し光電流が流れる＠ａ−ｓｉの膜厚が５００Å以上に
厚くなると光電流は１Ｏ−１０Ａ程度以上となり、ａ
−Ｓ ｉ Ｔ Ｆ Ｔの○Ｎ／○ＦＦ比が小さくなりス
イッチング素子として充分な機能をはたせなくなる。
特開昭５８−１４８４５８号に記載のように、ａ−８ｉ
（ｉＭ）の膜厚が２０００人程度ある。このａ −５ｉ
ＴＦＴが構成されている基板の裏面から光を照射した場
合、ゲート電極近くのａ−８ｉに光があたりホールが発
生し光電流が流れる＠ａ−ｓｉの膜厚が５００Å以上に
厚くなると光電流は１Ｏ−１０Ａ程度以上となり、ａ
−Ｓ ｉ Ｔ Ｆ Ｔの○Ｎ／○ＦＦ比が小さくなりス
イッチング素子として充分な機能をはたせなくなる。
上記従来技術は、上部光に対しては遮光膜を設けて遮光
対策を行なっていたが、下部光に対する配慮がなされて
いなかった。そのためにバックライトなどによりａ −
Ｓ ｉ Ｔ Ｆ Ｔに大きな光電流が発生する。
対策を行なっていたが、下部光に対する配慮がなされて
いなかった。そのためにバックライトなどによりａ −
Ｓ ｉ Ｔ Ｆ Ｔに大きな光電流が発生する。
第２図に従来のａ ５ｉＴＦＴ断面図を示す。
ＴＰＴ素子が構成されている基板上部からの光に対して
は金属膜による遮光膜８が設けられている。
は金属膜による遮光膜８が設けられている。
しかし基板裏面からの光（液晶表示用としてケイ光灯な
どのバックライトを使用する）に対してはなんら有効な
対策がなされていない。そのためにゲート電極６付近を
通過した光９がａ −Ｓ ｉ ４に照射され、それが原
因で光電流が発生するａａ−８ｉ（ｉ層）膜厚が２００
０人では〜×１Ｏ−９Ａ程度の光電流が発生する。この
発生する光電流を小さくする方法としては、ａ −Ｓ
ｉ膜を薄く（５００Å以下）する事も考えられる。
どのバックライトを使用する）に対してはなんら有効な
対策がなされていない。そのためにゲート電極６付近を
通過した光９がａ −Ｓ ｉ ４に照射され、それが原
因で光電流が発生するａａ−８ｉ（ｉ層）膜厚が２００
０人では〜×１Ｏ−９Ａ程度の光電流が発生する。この
発生する光電流を小さくする方法としては、ａ −Ｓ
ｉ膜を薄く（５００Å以下）する事も考えられる。
第３図にａ −Ｓ ｉ膜厚と発生する光電流ＩＯの関係
を示す。ａ−８ｉの膜厚が２００人程度になると光電流
は約１Ｏ−１１Ａ になることがわかる。
を示す。ａ−８ｉの膜厚が２００人程度になると光電流
は約１Ｏ−１１Ａ になることがわかる。
このようにａ −Ｓ ｉの膜厚を５００Å以下にするこ
とにより光電流の発生を小さくする事はできるが、チャ
ネル上部のｎ層を除去する工程においてはｎ ／ ｉ層
の選択性が小さく（ドライエツチングで３倍以下）、大
面積の基板においてはエツチング分布、膜厚分布などが
相互に関係しｎ層除去と同時にｉ層もオーバエッチされ
事実上は非常に困難である。これをさけるためｎ層とｉ
層の間にストッパー層を入れてエツチングを行なう方法
などが実用化されている。これはｉ層を形成した後でチ
ャネル上部に窒化シリコン膜でストッパー層を形成し、
その上にｎ層を形成する。ｎ層と窒化シリコンの選択性
は大きいので、ｎ層を除去する時に窒化シリコン膜が下
部のｉ層をエツチングからまもる働きをする。そのため
大面積においても１層膜厚を薄くすることができる。し
かしこの方法は、ａ −Ｓ ｉ上の窒化シリコンをパタ
ーン化する時にａ −Ｓ ｉがエツチングされることや
、プラズマＣＶＤの工程が増加しプロセスが複雑化する
などの問題点があった。
とにより光電流の発生を小さくする事はできるが、チャ
ネル上部のｎ層を除去する工程においてはｎ ／ ｉ層
の選択性が小さく（ドライエツチングで３倍以下）、大
面積の基板においてはエツチング分布、膜厚分布などが
相互に関係しｎ層除去と同時にｉ層もオーバエッチされ
事実上は非常に困難である。これをさけるためｎ層とｉ
層の間にストッパー層を入れてエツチングを行なう方法
などが実用化されている。これはｉ層を形成した後でチ
ャネル上部に窒化シリコン膜でストッパー層を形成し、
その上にｎ層を形成する。ｎ層と窒化シリコンの選択性
は大きいので、ｎ層を除去する時に窒化シリコン膜が下
部のｉ層をエツチングからまもる働きをする。そのため
大面積においても１層膜厚を薄くすることができる。し
かしこの方法は、ａ −Ｓ ｉ上の窒化シリコンをパタ
ーン化する時にａ −Ｓ ｉがエツチングされることや
、プラズマＣＶＤの工程が増加しプロセスが複雑化する
などの問題点があった。
本発明の目的は、この光電流を低減するのに有効であり
、かつ容易に形成できるａ −Ｓ ｉ Ｔ Ｆ Ｔを提
供することにある。
、かつ容易に形成できるａ −Ｓ ｉ Ｔ Ｆ Ｔを提
供することにある。
上記目的は、ａ−８ｉ膜を凸型に形成することにより、
すなわちａ −Ｓ ｉ Ｔ Ｆ Ｔのソース、ドレイン
電極部分に相当する下層のａ−８ｉを薄くし、チャネル
上部部分にあたるａ−８ｉ膜厚を厚く形成することによ
り解決される。
すなわちａ −Ｓ ｉ Ｔ Ｆ Ｔのソース、ドレイン
電極部分に相当する下層のａ−８ｉを薄くし、チャネル
上部部分にあたるａ−８ｉ膜厚を厚く形成することによ
り解決される。
上記の如（ａ −Ｓ ｉ膜を凸型に形成すると、基板裏
面からの光照射に対してはその光のあたる部分のａ −
Ｓ ｉ膜の膜厚が薄いので光電流を小さくおさえること
ができ、一方ゲート金属に遮ぎられて裏面からの光があ
たらないチャネル上部はａ −８ｉ膜の膜厚が厚いので
エツチング分布の片寄り等の影響によって部分的になく
なってしまうことがない。
面からの光照射に対してはその光のあたる部分のａ −
Ｓ ｉ膜の膜厚が薄いので光電流を小さくおさえること
ができ、一方ゲート金属に遮ぎられて裏面からの光があ
たらないチャネル上部はａ −８ｉ膜の膜厚が厚いので
エツチング分布の片寄り等の影響によって部分的になく
なってしまうことがない。
以下、本発明の一実施例を第１図により説明する。
ガラス基板１の上にスパッタリングによりＣｒ膜を堆積
し、ゲート電極２を形成する。次にプラズマＣＶＤによ
り窒化シリコン膜（ＳｉＮ）３゜ノンドープａ−８ｉ（
ｉ層）４の順に連結堆積する（第１図（ａ） ） 、こ
のａ−８ｉ（ｉ層）４をホトエツチングなどによりチャ
ネル上部に相当する部分を厚く、ソース、ドレイン電極
に相当する部分を薄く加工形成する（第１図（ｂ））。
し、ゲート電極２を形成する。次にプラズマＣＶＤによ
り窒化シリコン膜（ＳｉＮ）３゜ノンドープａ−８ｉ（
ｉ層）４の順に連結堆積する（第１図（ａ） ） 、こ
のａ−８ｉ（ｉ層）４をホトエツチングなどによりチャ
ネル上部に相当する部分を厚く、ソース、ドレイン電極
に相当する部分を薄く加工形成する（第１図（ｂ））。
ソース。
ドレイン電極に相当する部分のａ−８ｉ（ｉ層）膜厚は
充電流特性の関係から２００人前後あれば充分である。
充電流特性の関係から２００人前後あれば充分である。
チャネル上部に相当するａ −Ｓ ｉ（ｉ層）膜厚は、
ａ−８ｉ（ｉ、ｎ）の膜厚分布。
ａ−８ｉ（ｉ、ｎ）の膜厚分布。
ドライエツチング分布ＣｎＭ除去時の）などを考慮して
５００人程度あれば良い、ただし、チャネル上部に関し
ては、遮光膜の存在によりａ−８ｉのｐＡ厚は若干厚く
なっても良い。次にこのａ−３ｉ （ｉ層）４の上にリ
ンドープａ−Ｓｉ（ｎ層）５約２００人をプラズマＣＶ
Ｄにより堆積し、ａ−３ｉ４．５をドツト状に形成する
。スパッタリングまたは蒸着によりＣｒ−ＡＱの二層膜
を堆積し、ソース、ドレインの上部電極６を形成する（
第１図（Ｃ））。この状態でドライエツチングによりチ
ャネル上部のｎ層を除去する（第１図（ｄ））。
５００人程度あれば良い、ただし、チャネル上部に関し
ては、遮光膜の存在によりａ−８ｉのｐＡ厚は若干厚く
なっても良い。次にこのａ−３ｉ （ｉ層）４の上にリ
ンドープａ−Ｓｉ（ｎ層）５約２００人をプラズマＣＶ
Ｄにより堆積し、ａ−３ｉ４．５をドツト状に形成する
。スパッタリングまたは蒸着によりＣｒ−ＡＱの二層膜
を堆積し、ソース、ドレインの上部電極６を形成する（
第１図（Ｃ））。この状態でドライエツチングによりチ
ャネル上部のｎ層を除去する（第１図（ｄ））。
このエツチングにおいて大面積（例えば２２０×１８０
ｍ程度）になると中央部と端部では一般に±２０％前後
のエツチング分布が発生する。またａ−８ｉこの堆積膜
厚分布も一般に±１０％前後ある。この両者を考慮して
１層２００人を完全に除去するドライエツチング工程で
多少のオーバーエッチでも充分に中央部と端部のａ−８
ｉ（ｉ層）が残る。この時、エツチングで残るａ−８ｉ
（ｉ層）は、ＭＡＸ５００Å以下が望ましい、これは光
電流特性から考慮したものである。ｎ層除去後、パッシ
ベーション膜として窒化シリコン膜を形成して完了する
（第１図（ｅ））。
ｍ程度）になると中央部と端部では一般に±２０％前後
のエツチング分布が発生する。またａ−８ｉこの堆積膜
厚分布も一般に±１０％前後ある。この両者を考慮して
１層２００人を完全に除去するドライエツチング工程で
多少のオーバーエッチでも充分に中央部と端部のａ−８
ｉ（ｉ層）が残る。この時、エツチングで残るａ−８ｉ
（ｉ層）は、ＭＡＸ５００Å以下が望ましい、これは光
電流特性から考慮したものである。ｎ層除去後、パッシ
ベーション膜として窒化シリコン膜を形成して完了する
（第１図（ｅ））。
本発明のａ−８ｉＴＦＴは、基板裏面からの光照射に対
しては、ａ−８ｉ（ｉ層）の膜厚が薄いので光電流は小
さく （１０−１１Ａ程度）おさえられる、チャネル上
部のａ−８ｉ（ｉ層）膜はドライエツチングの特性を考
慮して厚く形成されているのでエツチング分布などの影
響により部分的になくなるような事故の発生もない。ま
た、ｎ層とｉ層の間にストッパ層をもうけたりする必要
がないので工程が短縮できるなどの利点がある。
しては、ａ−８ｉ（ｉ層）の膜厚が薄いので光電流は小
さく （１０−１１Ａ程度）おさえられる、チャネル上
部のａ−８ｉ（ｉ層）膜はドライエツチングの特性を考
慮して厚く形成されているのでエツチング分布などの影
響により部分的になくなるような事故の発生もない。ま
た、ｎ層とｉ層の間にストッパ層をもうけたりする必要
がないので工程が短縮できるなどの利点がある。
第１図は本発明の一実施例のａ −Ｓ ｉ Ｔ Ｆ Ｔ
の製造工程図を示す図、第２図は従来のａ −５ｉＴＦ
Ｔの断面図、第３図はａ −Ｓ ｉ Ｔ Ｆ Ｔの１層
膜厚と光照射により発生する光電流特性を示す図である
。 １・・・ガラス基板、２・・・ゲート電極、３・・・Ｓ
ｉＮ膜、４−＝ａ−８ｉ（ｉ層）、５−ａ−８ｉ（ｎ層
）、６′＄ｌ呂 （ｂ） （ｄｌ 第２呂
の製造工程図を示す図、第２図は従来のａ −５ｉＴＦ
Ｔの断面図、第３図はａ −Ｓ ｉ Ｔ Ｆ Ｔの１層
膜厚と光照射により発生する光電流特性を示す図である
。 １・・・ガラス基板、２・・・ゲート電極、３・・・Ｓ
ｉＮ膜、４−＝ａ−８ｉ（ｉ層）、５−ａ−８ｉ（ｎ層
）、６′＄ｌ呂 （ｂ） （ｄｌ 第２呂
Claims (1)
- 【特許請求の範囲】 １、透明基板上にゲート電極、ゲート絶縁膜、非晶質シ
リコン薄膜およびソース・ドレイン電極を形成して成る
非晶質シリコン薄膜トランジスタにおいて、 上記非晶質シリコン薄膜が、実質的に不純物を含有しな
い第１の非晶質シリコン薄膜と、不純物を含有する第２
の非晶質シリコン薄膜とから成り、上記第１の非晶質シ
リコン薄膜の膜厚が上記ソース・ドレイン電極下部は薄
く、チャンネル部分は厚く形成されていることを特徴と
する非晶質シリコン薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31402287A JPH01155663A (ja) | 1987-12-14 | 1987-12-14 | 非晶質シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31402287A JPH01155663A (ja) | 1987-12-14 | 1987-12-14 | 非晶質シリコン薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155663A true JPH01155663A (ja) | 1989-06-19 |
Family
ID=18048263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31402287A Pending JPH01155663A (ja) | 1987-12-14 | 1987-12-14 | 非晶質シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155663A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196490A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| JP2009278037A (ja) * | 2008-05-19 | 2009-11-26 | Oki Semiconductor Co Ltd | 光電流推定方法及びそれを用いた半導体ｕｖセンサのスクリーニング方法 |
| JPWO2011141954A1 (ja) * | 2010-05-11 | 2013-07-22 | パナソニック株式会社 | 表示装置用薄膜半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163868A (ja) * | 1983-03-08 | 1984-09-14 | Fujitsu Ltd | 自己整合型薄膜トランジスタの製造方法 |
| JPS6439065A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Thin film field-effect transistor |
-
1987
- 1987-12-14 JP JP31402287A patent/JPH01155663A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163868A (ja) * | 1983-03-08 | 1984-09-14 | Fujitsu Ltd | 自己整合型薄膜トランジスタの製造方法 |
| JPS6439065A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Thin film field-effect transistor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196490A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| US5396099A (en) * | 1990-11-28 | 1995-03-07 | Nec Corporation | MOS type semiconductor device having a high ON current/OFF current ratio |
| JP2009278037A (ja) * | 2008-05-19 | 2009-11-26 | Oki Semiconductor Co Ltd | 光電流推定方法及びそれを用いた半導体ｕｖセンサのスクリーニング方法 |
| JPWO2011141954A1 (ja) * | 2010-05-11 | 2013-07-22 | パナソニック株式会社 | 表示装置用薄膜半導体装置及びその製造方法 |
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