JPH04196490A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）型半導体装置の構造に関し、特に絶
縁膜上の薄膜ＭＯ８）ランジスタの構造に関する。
〔従来の技術〕
従来の多結晶シリコン薄膜トランジスタの構造を第４図
と第５図に示す。
シリコン基板６１上に酸化膜６２を形成し、更に多結晶
シリコン薄膜６３を堆積する。多結晶シリコン薄膜６３
の結晶性、特に平均粒径は形成されるトランジスタの特
性に強い影響を与えることから、非晶質シリコンをまず
堆積し、６００℃程度の温度で長時間熱処理を行い粒径
増大を図ることが多い。その後、ホトリソグラフィー技
術とイオンエツチング技術を用い、多結晶シリコン薄膜
６３をパターニングした後、表面にゲート酸化膜６４を
形成する。ゲート酸化膜の形成は、多結晶シリコン薄膜
６３の表面を熱酸化する場合と、化学堆積法でシリコン
酸化膜を堆積する場合がある。
その後、多結晶シリコンを全面に堆積し、拡散法あるい
はイオン注入法でリンなどを高濃度に多結晶シリコン中
にドープした後、ホトリソグラフィー技術とイオンエツ
チング技術を用いバターニングし、多結晶シリコン・ゲ
ート６５を形成する。ヒ素のイオン注入によりソース領
域６６とドレイン領域６７を形成することにより多結晶
シリコン薄膜トランジスタの基本構造が形成される。
第４図の構造は導電部である多結晶シリコン薄膜の上に
ゲートが有ることから、上部ゲート型と呼ばれる。
多結晶シリコン・ゲート７３の形成をまず行い、ゲート
酸化膜７４を形成し、その後で導電部である多結晶シリ
コン薄膜７５の形成を行うと第５図のような構造ができ
る。
第４図に対し、第５図では、導電部である多結晶シリコ
ン薄膜の下にゲートが有ることがら、下部ゲート型と呼
ばれる。
〔発明が解決しようとする課題〕
多結晶シリコン薄膜トランジスタは、導電部が多結晶シ
リコンであることから単結晶と較べると特性が劣る。特
性が劣る第１の原因は多結晶シリコン中の粒界であると
いわれていて、大粒径化は粒界の密度を減らす点で有効
である。しかし、ある程度の大粒径化が達成されると、
トランジスタのＰＮ接合部にどのぐらい粒界が分布して
いるがで特性、特にオフ時のもれ電流は大きく影響を受
ける。ＰＮ接合面積を減らすことは有効であり、従って
膜厚の減少は漏れ電流を減少させる有効な手段であるが
、オン電流が減る、あるいはサブスレッシュホールド特
性が悪化するなどの欠点があった。
〔課題を解決するための手段〕
本発明の薄膜トランジスタのゲート酸化膜に接する部分
のシリコン薄膜の膜厚に較べ、そｈ以外の薄膜部が薄い
ことを特徴としている。
丁実施例〕 次に本発明を実施例により説明する。
第１図は本発明の一実施例の作成プロセスを説明するた
めの縦断面図である。
第１の従来例と同様にして多結晶シリコンゲートのパタ
ーニングを終えた状態を第１図（ａ）は示している。す
なわち、シリコン酸化膜１１の上に導電部となる多結晶
シリコン薄膜１２．熱酸化膜１３、更にその上にゲート
である多結晶シリコン膜１４が形成されている。導電部
となる多結晶シリコン薄膜は、非晶質シリコン薄膜を堆
積した後、６００℃前後の温度で長時間熱処理すること
によって大粒径化した。
続いて多結晶シリコンゲートをマスク（モチ口ん多結晶
シリコンゲートのパターニング時に続けてもかまわない
）とした異方性エツチングで熱酸化膜１３をエツチング
し、導電部である多結晶シリコン薄膜１２をエツチング
によって更に薄膜化する。ソースおよびドレイン領域を
形成するために高濃度不純物のイオン注入を行う際には
、ドレイン領域はゲート端１５から離す、すなわちドレ
イン領域１６とゲート端１５との間に不純物が注入され
ない領域１７を設けている。その状態を第１図（ｂ）に
示す。この領域を設けることでドレイン端の電界を緩和
することになるが、不純物の拡散まで考慮してドレイン
領域が多結晶シリコン薄膜１２０更に薄膜化した領域１
８の中にあるようにするためには不純物が注入されない
領域１７を設けることは不可欠である。このようなプロ
セスによってゲート酸化膜下の多結晶シリコン薄膜の厚
さに較べ、ドレイン端のＰＮ接合が形成される領域の厚
さが薄いという薄膜トランジスタを形成することができ
る。このような構造にすることによって、Ｆレイン端部
での薄膜化を行わなかった場合にくらべ、オン電流やサ
ブスレッシュホールド特性がほとんど変わらずにオフ電
流が膜厚に比例する程度以下であるような薄膜トランジ
スタが得られる。
第２図は本発明の一実施例の作製プロセスを説明するた
めの縦断面図である。
シリコン基板２１上に熱酸化膜２２を形成した後、多結
晶シリコン膜を堆積し、拡散あるいはイオン注入で多結
晶シリコン膜２３に不純物を導入して低抵抗化する。多
結晶シリコン膜２３の表面にゲートとなるシリコン酸化
膜２４を形成し続いて非晶質シリコン薄膜を堆積する。
６００℃程度の温度で長時間熱処理することによって非
晶質シリコン薄膜を大粒径の多結晶シリコン薄膜２５と
した後、ホトリソグラフィー技術とイオンエツチング技
術を用い、多結晶シリコン膜２３までパターニングした
状態を第２図（ａ）は示している。
この後シリコン酸化膜２６を堆積し、異方性イオンエツ
チングによって多結晶シリコン膜２３の側面だけにその
シリコン酸化膜２６を残す。その後全面に非晶質シリコ
ン薄膜を堆積し、６００℃程度の温度で長時間熱処理す
ることによって大粒径の多結晶シリコン薄膜２７とした
状態を第２図（ｂ）は示している。この場合、先に大粒
径化してあった多結晶シリコン薄膜２５に接した部分か
ら非晶質シリコン薄膜の結晶化が生じる。その結果、ラ
ンタムな結晶化に較べると大粒径化が著しく、特に多結
晶シリコン薄膜２５の端部２８から離れるほど粒径が大
きくなる。第２図（ｃ）はその平面構造を示す。第１の
実施例と同様に、ドレイン領域２９とゲート端３０との
間に不純物が注入されない領域３１を設けるようにして
ソース３２およびドレイン領域２９を形成した状態を第
２図（ｄ）に示す。このようなプロセスによってゲート
酸化膜下の多結晶シリコン薄膜の厚さに較べ、ドレイン
端のＰＮ接合が形成される領域の厚さが薄いという薄膜
トランジスタを形成することができる。
同程度のオン電流あるいはサブスレッシュホールド特性
が得られる従来構造と比較するとオフ電流の減少が著し
い。−至大粒径化しである多結晶シリフン薄膜２５の端
部２７を種として、ドレイン端のＰＮ接合が形成される
領域の結晶化が行われるため、第１の実施例にくらべて
でもその領域が大粒径化し、従って、オフ電流の減少効
果は更に大きいという結果が得られた。
第３図は本発明の一実施例の作製プロセスを説明するた
めの縦断面図である。
これは実施例２のような２段階の結晶化をトップゲート
型に対して行った例である。
酸化膜４１上に非晶質シリコン薄膜を堆積し、６００℃
程度の温度で長時間熱処理することによって大粒径の多
結晶シリコン薄膜４２とする。
その表面にゲート酸化膜４３を形成し、更に多結晶シリ
コン膜４４を堆積し、拡散法あるいはイオン注入法でリ
ンなどを高濃度に多結晶シリコン中にドーピングした後
、シリコン酸化膜４５を全面に形成し、ホトリソグラフ
ィー技術とイオンニッチンダ技術を用い多結晶シリコン
薄膜４４まてパターニングした状態を第３図（、ａ）は
示している。
その後多結晶シリコン薄膜４４の上部および側面にシリ
コン酸化膜４６を形成した後、全面に窒化シリコン４７
を堆積し、異方性イオンエツチングで側面だけに窒化シ
リコン４７を残す。ゲートである多結晶シリコン薄膜４
４をマスクとし、異方性イオンエツチングでゲート酸化
膜４３と多結晶シリコン薄膜４２をエツチングした状態
を第３図（′ｂ）は示している。その後、全面に非晶質
シリコン薄膜を堆積し、６００℃程度の温度で長時間熱
処理することによって大粒径の多結晶シリコン薄膜を堆
積し、６００℃程度の温度で長時間熱処理することによ
って大粒径の多結晶シリコン薄膜４８とする。この場合
、先に大粒径化してあった多結晶シリコン薄膜４２に接
した部分から非晶質シリコン薄膜の結晶化が生じる結果
、ランダムな結晶化に較べると大粒径化が著しく、特に
多結晶シリコン薄膜４２の端部から離れるほど粒径が大
きくなる。
第１あるいは第２の実施例と同様、ドレイン領域４９と
ゲート端５０との間に不純物が注入されない領域５１を
設けるようにしてソース５２およびドレイン領域４９を
形成した状態を第３図（ｃ）に示す。
同程度のオン電流あるいはサブスレッシュホールド特性
が得られる従来構造と比較するとオフ電流の減少が著し
い。−至大粒径化しである多結晶シリコン薄膜４２の端
部な種として、ドレイン端のＰＮ接合が形成される領域
の結晶化が行われるため、第２の実施例と同様にその領
域が大粒径化し、従って、ドレイン端の薄膜化以上にオ
フ電流の減少効果は著しい。
〔発明の効果〕
以上述べたように本発明は、ゲート酸化膜に接する導電
部のシリコン薄膜の膜厚に較べそれ以外の薄膜部、特に
ドレイン端の薄膜部が薄い構造を採ることにより、薄膜
トランジスタ特性が改善された。同程度のオン電流ある
いはサブスレッシュホールド特性が得られる従来構造と
比較するとオフ電流を減少させることができた。２段階
の結晶化を用いる場合には、ドレイン部のＰＮ接合が形
成される領域の膜厚を独立に制御することと併せると、
オフ電流を少なくとも１桁程度は下げることができ、従
って従来構造に較ベオン／オフ比が１桁程度は改善され
た。
【図面の簡単な説明】
第１図から第３図は夫々本発明の実施例の縦断面図（一
部に平面図を含む）、第４図と第５図は従来構造の断面
区である。 １１．２４，４１，４５．４６・・・・・・シリコン酸
化膜、１２，４２，４４，４８，６３．７５・・・・・
・多結晶シリコン薄膜、１３，２２．６２・・・・・・
熱酸化膜、１４．２３，２７，６５．７３・・・・・・
多結晶シリコン・ゲート、１５，３０．５０・・・・・
・ゲート端、１６．２９，４９．６７・・・・・・ドレ
イン領域、１７．３１．５１・・・・・・不純物が注入
されない領域、１８・・・・・・薄膜化した領域、２１
．６１・・・・・・シリコン基板、３２，５２．６６・
・・・・・ソース領域、４３゜６４．７４・・・・・・
ゲート酸化膜、４７・・・・・・窒化シリコン膜、１２
．３２・・・・・・熱酸化膜、２８・・・・・・多結晶
シリコン薄膜２５の端部。 代理人　弁理士　　内　原　　　音 循７６Ｊ（（１） 箔、２区（（１） 第２　ｉ９　（Ｃ） ％、５区（（１） ７５囚（ｂ） 第ろ図（Ｃ） 第４−目

Claims (1)

    【特許請求の範囲】
  1. 　ゲート酸化膜に接する部分のシリコン薄膜の膜厚に較
    べ、ゲート酸化膜に接していないシリコン薄膜部が薄い
    ことを特徴とする薄膜トランジスタ。
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