JPH01156677A - 半導体素子断続寿命試験装置 - Google Patents
半導体素子断続寿命試験装置Info
- Publication number
- JPH01156677A JPH01156677A JP31668287A JP31668287A JPH01156677A JP H01156677 A JPH01156677 A JP H01156677A JP 31668287 A JP31668287 A JP 31668287A JP 31668287 A JP31668287 A JP 31668287A JP H01156677 A JPH01156677 A JP H01156677A
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- JP
- Japan
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- semiconductor device
- under test
- device under
- resistance value
- resistances
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体素子断続寿命試験装置に関するものであ
る。
る。
［背景技術］
従来の半導体素子の断続寿命試験法はＪＩＳＣ−７０２
１試験方法Ｂ−６及びＥＩ＾Ｊ規格５Ｄ１２１試験方法
２０２にあるように１種類の電源及び負荷抵抗からなる
回路構成を取るため、被試験用半導体素子が遮断状態に
あるときは高電圧を印加できるように配慮すれているが
、導通状態にあるときには負荷抵抗の存在により、被試
験用半導体素子を流れる電流量が大きく制限され、これ
により交互に高電圧印加、大電流通電を行うことが困難
となっていた。
１試験方法Ｂ−６及びＥＩ＾Ｊ規格５Ｄ１２１試験方法
２０２にあるように１種類の電源及び負荷抵抗からなる
回路構成を取るため、被試験用半導体素子が遮断状態に
あるときは高電圧を印加できるように配慮すれているが
、導通状態にあるときには負荷抵抗の存在により、被試
験用半導体素子を流れる電流量が大きく制限され、これ
により交互に高電圧印加、大電流通電を行うことが困難
となっていた。
［発明の目的］
本発明は上述の問題点に鑑みて為されたもので、その目
的とするところは被試験用半導体素子に高電圧印加、大
電流通電という２種類の電気ストレスを交互に与えるこ
とが可能な半導体素子寿命試験装置を提供するにある。
的とするところは被試験用半導体素子に高電圧印加、大
電流通電という２種類の電気ストレスを交互に与えるこ
とが可能な半導体素子寿命試験装置を提供するにある。
［発明の開示］
本発明は被試験用半導体素子に大抵抗値の第１の負荷抵
抗と小抵抗値の＠２の負荷抵抗とを直列接続し、上記ｍ
ｉの負荷抵抗の両端間を短絡可能なように継電器の接点
を並列に接続し、高電圧出力の第１の電源及び低電圧出
力の第２の電源を有した電源部を上記被試験用半導体素
子と第１、第２の負荷抵抗との直列回路に並列接続し、
上記被試験用半導体素子のオフ時で且つ上記継電器の接
、αをオフとした状態で第１の電源電圧をＰｔＩＪｌ、
蛤２の負荷抵抗を介して被試験用半導体素子に印加する
モードと、上記被試験用半導体素子のオン時で且つ上記
継電器の接、αをオンとした状態で第２の電源電圧を第
１の負荷抵抗を介して被試験用半導体素子に印加して大
電流通電を行うモードとを交互に設定するもので、継電
器の接点のオンオフにより被試験用半導体素子に直列に
接続される負荷抵抗の抵抗値の大きさを切換えるととも
にこの切換えに対応して負荷抵抗と被試験用半導体素子
との直列回路に接続する電源電圧を切換えて、被試験用
半導体素子のオン状態では該半導体素子に大電流を流し
、該半導体素子のオフ状態では高電圧を印加することが
できることを特徴とする。
抗と小抵抗値の＠２の負荷抵抗とを直列接続し、上記ｍ
ｉの負荷抵抗の両端間を短絡可能なように継電器の接点
を並列に接続し、高電圧出力の第１の電源及び低電圧出
力の第２の電源を有した電源部を上記被試験用半導体素
子と第１、第２の負荷抵抗との直列回路に並列接続し、
上記被試験用半導体素子のオフ時で且つ上記継電器の接
、αをオフとした状態で第１の電源電圧をＰｔＩＪｌ、
蛤２の負荷抵抗を介して被試験用半導体素子に印加する
モードと、上記被試験用半導体素子のオン時で且つ上記
継電器の接、αをオンとした状態で第２の電源電圧を第
１の負荷抵抗を介して被試験用半導体素子に印加して大
電流通電を行うモードとを交互に設定するもので、継電
器の接点のオンオフにより被試験用半導体素子に直列に
接続される負荷抵抗の抵抗値の大きさを切換えるととも
にこの切換えに対応して負荷抵抗と被試験用半導体素子
との直列回路に接続する電源電圧を切換えて、被試験用
半導体素子のオン状態では該半導体素子に大電流を流し
、該半導体素子のオフ状態では高電圧を印加することが
できることを特徴とする。
以下本発明を実施例により説明する。
又１涯
第１図は本実施例の回路構成を示し、この回路構成は大
別すると、１つのデバイス部１と、バイアス部２と、制
御電源部３との３つの回路ブロックから１単位回路（図
においで破線で囲まれるブロック）が構成される。
別すると、１つのデバイス部１と、バイアス部２と、制
御電源部３との３つの回路ブロックから１単位回路（図
においで破線で囲まれるブロック）が構成される。
デバイス部１は装置において一度に試駿できる被試験用
半導体素子４．・・・の個数に対応して設けられ、各デ
バイス部１では第１．第２の負荷抵抗ＲＪ Ｉ Ｉ Ｒ
Ｊ ２ （但しｊ＝ １ ＋ ２ ｗ−＋ｎ）と、被試
験用半導体素子４ｊの出力端子とを直列接続するととも
に、一方の負荷抵抗Ｒｊ２には第１の継電器の接点ｒｊ
＋を並列に接続して構成される。ここで、各負荷抵抗Ｒ
ｊ、、Ｒｊ２の抵抗値はＲｊ＋＜＜ＲＪ２となる関係に
設定している。
半導体素子４．・・・の個数に対応して設けられ、各デ
バイス部１では第１．第２の負荷抵抗ＲＪ Ｉ Ｉ Ｒ
Ｊ ２ （但しｊ＝ １ ＋ ２ ｗ−＋ｎ）と、被試
験用半導体素子４ｊの出力端子とを直列接続するととも
に、一方の負荷抵抗Ｒｊ２には第１の継電器の接点ｒｊ
＋を並列に接続して構成される。ここで、各負荷抵抗Ｒ
ｊ、、Ｒｊ２の抵抗値はＲｊ＋＜＜ＲＪ２となる関係に
設定している。
バイアス電源部２は各デバイス部１に対して共用される
もので、第１の安定化電源Ｖ１と第２の継電器の接点ｒ
。１とヒユーズＦと抵抗Ｒ８１とを直列に接続した直列
回路と、また第２の安定化電源Ｖ２、抵抗Ｒ６２の並列
回路と上記第３の継電器の接点ｒＱ２とを直列に接続し
た直列回路とを並列に接続して構成され、この並列回路
の両端に各上記デバイス部１を並列接続しである。ここ
で、各安定化電源Ｖ ｌ ｌ Ｖ ２の出力電圧はＶ
＋ ＞＞ Ｖ ２となる関係に設定している。
もので、第１の安定化電源Ｖ１と第２の継電器の接点ｒ
。１とヒユーズＦと抵抗Ｒ８１とを直列に接続した直列
回路と、また第２の安定化電源Ｖ２、抵抗Ｒ６２の並列
回路と上記第３の継電器の接点ｒＱ２とを直列に接続し
た直列回路とを並列に接続して構成され、この並列回路
の両端に各上記デバイス部１を並列接続しである。ここ
で、各安定化電源Ｖ ｌ ｌ Ｖ ２の出力電圧はＶ
＋ ＞＞ Ｖ ２となる関係に設定している。
制御電源部３は各デバイス部１に対応しで設けた第１の
継電器の接、αｒｊ２と抵抗ＲＬとの直列を介して安定
化電源■３を各被試験用半導体素子４ｊの制御入力端に
接続しである。
継電器の接、αｒｊ２と抵抗ＲＬとの直列を介して安定
化電源■３を各被試験用半導体素子４ｊの制御入力端に
接続しである。
尚継電器の駆動回路は省略しであるが、４つのモードで
各継電器を駆動でき、初期モードでは接、αｒＪ＋、ｒ
ｊ２が共にオフで、接点ｒ。１がオン、接点ｒｏ２がオ
フとなるように各継電器が駆動され、モーｌ′１では接
点ｒＪ＋、ｒＪｚが共にオフで、接点ｒｏ＋がオフ、接
点ｒ０２がオフとなるように各継電器が駆動され、更に
モード２では接点ｒｊ＋、ｒｊ２が共にオンで、接、α
ｒｏｔがオフ、接点ｒ。２がオフとなるように各継電器
が駆動され、またモード３では接点ｒｊ＋、ｒＪ２が共
にオンで、接点ｒ０１がオフ、接点「。２がオンとなる
ように各継電器が駆動される。
各継電器を駆動でき、初期モードでは接、αｒＪ＋、ｒ
ｊ２が共にオフで、接点ｒ。１がオン、接点ｒｏ２がオ
フとなるように各継電器が駆動され、モーｌ′１では接
点ｒＪ＋、ｒＪｚが共にオフで、接点ｒｏ＋がオフ、接
点ｒ０２がオフとなるように各継電器が駆動され、更に
モード２では接点ｒｊ＋、ｒｊ２が共にオンで、接、α
ｒｏｔがオフ、接点ｒ。２がオフとなるように各継電器
が駆動され、またモード３では接点ｒｊ＋、ｒＪ２が共
にオンで、接点ｒ０１がオフ、接点「。２がオンとなる
ように各継電器が駆動される。
而して上記初期モードでは第２図（ａ）乃至（ｄ）に示
すように各接点ｒｏ＋＋ｒ＋２＋ｒＪ＋＊ｒＪ２が上述
の如く設定されるため、各被試験用半導体素子４ｊには
バイアス電源部２の安定化電源Ｖ１の高電圧が第２図（
ｇ）に示すように抵抗ＲＯＩと抵抗Ｒｊ、、Ｒｊ２を介
して印加される。このとき被試験用半導体素子４ｊは第
２図（ｅ）に示すようにオフ状態にあるため電流は第２
図（ｆ）のように流れない。
すように各接点ｒｏ＋＋ｒ＋２＋ｒＪ＋＊ｒＪ２が上述
の如く設定されるため、各被試験用半導体素子４ｊには
バイアス電源部２の安定化電源Ｖ１の高電圧が第２図（
ｇ）に示すように抵抗ＲＯＩと抵抗Ｒｊ、、Ｒｊ２を介
して印加される。このとき被試験用半導体素子４ｊは第
２図（ｅ）に示すようにオフ状態にあるため電流は第２
図（ｆ）のように流れない。
次に上記モード１に設定されると、被試験用半導体素子
４ｊがオフで、且つ電圧が印加されないノンストレス状
態となる。
４ｊがオフで、且つ電圧が印加されないノンストレス状
態となる。
この状態が一定時間経過した後、上述のモード２に移行
するが、バイアス電源部２からの電圧印加がないためや
はりノンストレス状態が継続する。
するが、バイアス電源部２からの電圧印加がないためや
はりノンストレス状態が継続する。
この状態が一定時間経過した後、モード３に移行すると
、被試験用半導体素子４ｊの制御入力端に制御信号が入
力してオンし、且つ負荷抵抗ＲＪ２が短絡された状態と
なるため被試験用半導体素子４ｊは大電流通電状態とな
る。
、被試験用半導体素子４ｊの制御入力端に制御信号が入
力してオンし、且つ負荷抵抗ＲＪ２が短絡された状態と
なるため被試験用半導体素子４ｊは大電流通電状態とな
る。
更にこのモード３の状態になってから一定時間の通電後
、全継電器の状態をノンストレス状態であるモード２、
モード１を経て初期状態に戻す。
、全継電器の状態をノンストレス状態であるモード２、
モード１を経て初期状態に戻す。
以後このサイクルで全継電器を繰り返し制御して、被試
験用半導体素子４ｊの状態を電圧印加状態、ノンストレ
ス状態、大電流通電状態に連続的に切り換えで電気スト
レスの試験を行うのである。
験用半導体素子４ｊの状態を電圧印加状態、ノンストレ
ス状態、大電流通電状態に連続的に切り換えで電気スト
レスの試験を行うのである。
［発明の効果］
本発明は上述のように構成したので、被試験用半導体素
子に高電圧印加、大電流通電という２１１１類の電気ス
トレスを交互に与えることが可能となり、鉋米の断続寿
命試験以上の加速性が得られるという効果を奏する。
子に高電圧印加、大電流通電という２１１１類の電気ス
トレスを交互に与えることが可能となり、鉋米の断続寿
命試験以上の加速性が得られるという効果を奏する。
第１図は本発明の実施例の回路図、第２図は同上の動作
説明用タイムチャートである。 Ｒｚ−Ｒｒ＋１ｙＲ＋ｚ−Ｒｎ２．・・は負荷抵抗、ｒ
ｚ〜ｒｎ−ビ・・按魚、Ｖ、、Ｖ２・・・安定化電源、
１・・・デバイス部、２・・・バイアス電源部、３・・
・制御電源部、４１〜４ ｎ・・・被試験用半導体素子
である。 代理人 弁理士 石 １）長 七
説明用タイムチャートである。 Ｒｚ−Ｒｒ＋１ｙＲ＋ｚ−Ｒｎ２．・・は負荷抵抗、ｒ
ｚ〜ｒｎ−ビ・・按魚、Ｖ、、Ｖ２・・・安定化電源、
１・・・デバイス部、２・・・バイアス電源部、３・・
・制御電源部、４１〜４ ｎ・・・被試験用半導体素子
である。 代理人 弁理士 石 １）長 七
Claims (1)
- （１）被試験用半導体素子に大抵抗値の第１の負荷抵抗
と小抵抗値の第２の負荷抵抗とを直列接続し、上記第１
の負荷抵抗の両端間を短絡可能なように継電器の接点を
並列に接続し、高電圧出力の第１の電源及び低電圧出力
の第２の電源を有した電源部を上記被試験用半導体素子
と第１、第２の負荷抵抗との直列回路に並列接続し、上
記被試験用半導体素子のオフ時で且つ上記継電器の接点
をオフとした状態で第１の電源電圧を第１、第２の負荷
抵抗を介して被試験用半導体素子に印加するモードと、
上記被試験用半導体素子のオン時で且つ上記継電器の接
点をオンとした状態で第２の電源電圧を第１の負荷抵抗
を介して被試験用半導体素子に印加して大電流通電を行
うモードとを交互に設定することを特徴とする半導体素
子断続寿命試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31668287A JPH01156677A (ja) | 1987-12-15 | 1987-12-15 | 半導体素子断続寿命試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31668287A JPH01156677A (ja) | 1987-12-15 | 1987-12-15 | 半導体素子断続寿命試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01156677A true JPH01156677A (ja) | 1989-06-20 |
Family
ID=18079734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31668287A Pending JPH01156677A (ja) | 1987-12-15 | 1987-12-15 | 半導体素子断続寿命試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01156677A (ja) |
-
1987
- 1987-12-15 JP JP31668287A patent/JPH01156677A/ja active Pending
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