JPH01157122A - デイジタル位相同期回路 - Google Patents
デイジタル位相同期回路Info
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- JPH01157122A JPH01157122A JP62315849A JP31584987A JPH01157122A JP H01157122 A JPH01157122 A JP H01157122A JP 62315849 A JP62315849 A JP 62315849A JP 31584987 A JP31584987 A JP 31584987A JP H01157122 A JPH01157122 A JP H01157122A
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- Japan
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- clock
- output
- circuit
- phase
- switching
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ディジタル位相同期回路（以下ＤＰＬＬと称す）に関し
、 ＤＰＬＬの分周器以外を１個のＩＣ化したＰＬＤにて実
現出来るＤＰＬＬの提供を目的とし、マスタクロックを
２分周した位相０とπのクロッりとを切り替え、切り戻
しするのを、分周器の出力が基準クロックより進んでい
る時は、クロックが減少するタイミングで行い、遅れて
いる時は、クロックが増加するタイミングで行い位相を
同期するようにし、且つ使用するフリップフロップのク
ロックとしてはマスタクロックを用いるようにした構成
とする。
、 ＤＰＬＬの分周器以外を１個のＩＣ化したＰＬＤにて実
現出来るＤＰＬＬの提供を目的とし、マスタクロックを
２分周した位相０とπのクロッりとを切り替え、切り戻
しするのを、分周器の出力が基準クロックより進んでい
る時は、クロックが減少するタイミングで行い、遅れて
いる時は、クロックが増加するタイミングで行い位相を
同期するようにし、且つ使用するフリップフロップのク
ロックとしてはマスタクロックを用いるようにした構成
とする。
本発明は、電子１通信機器等に用いるディジタル位相同
期回路に関する。
期回路に関する。
プログラマブルロジックデバイス（以下ＰＬＤと称す）
をＩＣ化したものはフリップフロップ（以下ＦＦと称す
）を複数内蔵しているものも多いが、各ＦＦに対して共
通の１本のクロックラインしか持っていない。
をＩＣ化したものはフリップフロップ（以下ＦＦと称す
）を複数内蔵しているものも多いが、各ＦＦに対して共
通の１本のクロックラインしか持っていない。
そこで、ＤＰＬＬの分周器以外をＰＬＤで実現する場合
、ＦＦのクロックが１種類で、１個のＰＬＤのＩＣで実
現出来ることが望ましい。
、ＦＦのクロックが１種類で、１個のＰＬＤのＩＣで実
現出来ることが望ましい。
〔従来の技術〕
第４図は従来例のブロック図、第５図は第４図の各部の
波形のタイムチャートで、ＭＣＬＫはマスククロツタ、
１／２ＭＣＬＫは２分周したマスタクロック、０．πは
マスククロツタを２分周した周期の位相０とπのクロッ
ク、ＲＥＦは基準クロック、ＲＥＦ’ は基準クロック
の立ち上がりの微分出力、ＰＳＥＬは切替信号、ＤＣＬ
Ｋは位相調整されたクロックであり、（ＭＣＬＫ）
（１／２ＭＣＬＫ）（０） （π） （ＲＥＦ）
（ＲＥＦ’ ）（ＰＳＥＬ）は第４図のＭＣＬＫ、１
／２ＭＣＬＫ、Ｏ，π、ＲＥＦ、 ＲＥＦ’、ＰＳ
ＥＬ点に対応している。
波形のタイムチャートで、ＭＣＬＫはマスククロツタ、
１／２ＭＣＬＫは２分周したマスタクロック、０．πは
マスククロツタを２分周した周期の位相０とπのクロッ
ク、ＲＥＦは基準クロック、ＲＥＦ’ は基準クロック
の立ち上がりの微分出力、ＰＳＥＬは切替信号、ＤＣＬ
Ｋは位相調整されたクロックであり、（ＭＣＬＫ）
（１／２ＭＣＬＫ）（０） （π） （ＲＥＦ）
（ＲＥＦ’ ）（ＰＳＥＬ）は第４図のＭＣＬＫ、１
／２ＭＣＬＫ、Ｏ，π、ＲＥＦ、 ＲＥＦ’、ＰＳ
ＥＬ点に対応している。
、第５図の（ＭＣＬＫ）に示すマスタクロックは、２分
周回路２のＦＦ９にて２分周され、出力Ｑ。
周回路２のＦＦ９にて２分周され、出力Ｑ。
ｉより、第５図（１／２ＭＣＬＫ）に示すクロック及び
反転したクロックを出力し、マスククロツタの入力して
いるアンド回路１０．１１に加えると、出力よりは第５
図の（０） （π）に示す如き２分周周期の位相が０と
πのクロックが出力されセレクタ３゛に入力する。
反転したクロックを出力し、マスククロツタの入力して
いるアンド回路１０．１１に加えると、出力よりは第５
図の（０） （π）に示す如き２分周周期の位相が０と
πのクロックが出力されセレクタ３゛に入力する。
一方、第５図（ＲＥ Ｆ）に示す基準クロックは、ＦＦ
３１．３２、アンド回路３３を用いた微分回路１により
立ち上がりが微分され（ＲＥＦ’）に示す如きパルスを
発し、アンド回路２８に入力すると共に、出力状態を反
転するＦＦ２９に入力しくＰＳＥＬ）に示す如く出力を
Ｈレベルに反転して切替信号とし、セレクタ３゛にて、
（ＤＣＬＫ）に示す如く、位相πの信号より位相Ｏの信
号に切り替え、アンド回路３０に出力する。
３１．３２、アンド回路３３を用いた微分回路１により
立ち上がりが微分され（ＲＥＦ’）に示す如きパルスを
発し、アンド回路２８に入力すると共に、出力状態を反
転するＦＦ２９に入力しくＰＳＥＬ）に示す如く出力を
Ｈレベルに反転して切替信号とし、セレクタ３゛にて、
（ＤＣＬＫ）に示す如く、位相πの信号より位相Ｏの信
号に切り替え、アンド回路３０に出力する。
又基準クロックはＦＦ５’ のクロックとして入力し、
分周器４の出力をラッチする。
分周器４の出力をラッチする。
この場合、分周器４の出力が進んでいれば、ＦＦ５’
の出力はＨレベルとなるので、アンド回路２８より、（
ＲＥＦ’）に示す微分パルスは出力され、アンド回路３
０にて（ＤＣＬＫ）の斜線で示すパルスは除かれ、分周
器４の出力の位相は遅れ、遅れていれば、ＦＦ５’の出
力はＬレベルとなるので、アンド回路２８より、（ＲＥ
Ｆ’ ）に示す微分パルスは出力されず、アンド回路３
０の出力の（Ｄ ＣＬ Ｋ）の斜線で示すパルスはその
侭残り、分周器４の出力の位相は進み位相同期が行われ
る。
の出力はＨレベルとなるので、アンド回路２８より、（
ＲＥＦ’）に示す微分パルスは出力され、アンド回路３
０にて（ＤＣＬＫ）の斜線で示すパルスは除かれ、分周
器４の出力の位相は遅れ、遅れていれば、ＦＦ５’の出
力はＬレベルとなるので、アンド回路２８より、（ＲＥ
Ｆ’ ）に示す微分パルスは出力されず、アンド回路３
０の出力の（Ｄ ＣＬ Ｋ）の斜線で示すパルスはその
侭残り、分周器４の出力の位相は進み位相同期が行われ
る。
しかしながら、ＦＦ５’ のクロックとしては基準クロ
ックが用いられ、Ｆ Ｆ ２９．のクロックとしては微
分パルスが用いられ、微分回路１，２分周回路２のＦＦ
のクロックとしてはマスククロツタが用いられており、
分周器４以外をＩＣ化したＰＬＤにて実現する場合、３
個のＩＣ化したＰＬＤを用いなければならない問題点が
ある。
ックが用いられ、Ｆ Ｆ ２９．のクロックとしては微
分パルスが用いられ、微分回路１，２分周回路２のＦＦ
のクロックとしてはマスククロツタが用いられており、
分周器４以外をＩＣ化したＰＬＤにて実現する場合、３
個のＩＣ化したＰＬＤを用いなければならない問題点が
ある。
本発明は、ＤＰＬＬＯ分周器以分周器以外用ＦＦクロッ
クを１種類に出来、ＤＰＬＬＯ分周器以外を１個のＩＣ
化したＰＬＤにて実現出来るＤＰＬＬの提供を目的とし
ている。
クを１種類に出来、ＤＰＬＬＯ分周器以外を１個のＩＣ
化したＰＬＤにて実現出来るＤＰＬＬの提供を目的とし
ている。
第１図は本発明の原理ブロック図である。
第１図に示す如く、基準クロックの立ち上がりを微分す
るマスタクロックを用いた微分回路１及び、 マスククロツタを２分周したクロックを出力すると共に
２分周周期の位相が０とπの２つのクロックを出力する
２分周回路２及び、該２分周回路２の出力の０とπのク
ロックを切替切戻し信号により切替切戻しするセレクタ
３及び、該セレクタ３の出力を分周する分周器４及び振
分周器４の出力をラッチするマスタクロックをクロック
とするフリップフロップ５を備える。
るマスタクロックを用いた微分回路１及び、 マスククロツタを２分周したクロックを出力すると共に
２分周周期の位相が０とπの２つのクロックを出力する
２分周回路２及び、該２分周回路２の出力の０とπのク
ロックを切替切戻し信号により切替切戻しするセレクタ
３及び、該セレクタ３の出力を分周する分周器４及び振
分周器４の出力をラッチするマスタクロックをクロック
とするフリップフロップ５を備える。
又該分周器４の出力をラッチする上記フリップフロップ
５の出力と、上記切替切戻し信号と、上記２分周したク
ロックと、該微分回路１の出力とマスタクロックを用い
、該分周器４の出力が、基準クロックより進んでいる時
遅れている時に応じ、上記位相が０とπの２つのクロッ
クを切替切戻しするタイミングを、パルス数が減ずる時
、パルス数が増加する時とする信号を出力するデコーダ
６及び、 該デコーダ６の出力を入力し出力を反転して上記切替切
戻し信号とするマスタクロックを用いた出力状態反転回
路７を備える。
５の出力と、上記切替切戻し信号と、上記２分周したク
ロックと、該微分回路１の出力とマスタクロックを用い
、該分周器４の出力が、基準クロックより進んでいる時
遅れている時に応じ、上記位相が０とπの２つのクロッ
クを切替切戻しするタイミングを、パルス数が減ずる時
、パルス数が増加する時とする信号を出力するデコーダ
６及び、 該デコーダ６の出力を入力し出力を反転して上記切替切
戻し信号とするマスタクロックを用いた出力状態反転回
路７を備える。
そして、該微分回路１．該２分周回路２．該デコーダ６
、出力状態反転回路７に用いるフリップフロップのクロ
ックをマスタクロックとする構成とする。
、出力状態反転回路７に用いるフリップフロップのクロ
ックをマスタクロックとする構成とする。
本発明によれば、第４図に示す如き、マスタクロックを
クロックとするＦＦを用いた２分周回路２の出力の、位
相が０とπの２分周周期のクロックを、切替切戻し信号
にて切り替え切り戻しするセレクタ３に加えておく。
クロックとするＦＦを用いた２分周回路２の出力の、位
相が０とπの２分周周期のクロックを、切替切戻し信号
にて切り替え切り戻しするセレクタ３に加えておく。
、分周器４の出力を、マスタクロックをクロックとする
ＦＦ５にてラッチした信号と、第４図に示す如き、マス
ククロツタをクロックとするＦＦを用いた微分回路１に
て、基準クロックの立ち上がりを微分したパルスとをデ
コーダ回路６にて位相比較する。
ＦＦ５にてラッチした信号と、第４図に示す如き、マス
ククロツタをクロックとするＦＦを用いた微分回路１に
て、基準クロックの立ち上がりを微分したパルスとをデ
コーダ回路６にて位相比較する。
そして、位相が進んでいれば、切替切戻し信号と、２分
周回路２の出力の２分周したクロックと、該微分回路ｌ
の出力と、マスタクロックをクロックとするフリップフ
ロップを用い、セレクタ３にて切り替え切り戻しした時
パルス数が減ずるタイミング信号を作成して、マスクク
ロツタをクロックとするフリップフロップを用いた出力
状態反転回路７に加え、切り替え切り戻しを行い位相を
遅らせる。
周回路２の出力の２分周したクロックと、該微分回路ｌ
の出力と、マスタクロックをクロックとするフリップフ
ロップを用い、セレクタ３にて切り替え切り戻しした時
パルス数が減ずるタイミング信号を作成して、マスクク
ロツタをクロックとするフリップフロップを用いた出力
状態反転回路７に加え、切り替え切り戻しを行い位相を
遅らせる。
逆に位相が遅れていれば、セレクタ３にて切り替え切り
戻しした時パルス数が増加するタイミング信号を作成し
て、位相を進ませる。
戻しした時パルス数が増加するタイミング信号を作成し
て、位相を進ませる。
従って、使用するＦＦのクロックは１種類のマスタクロ
ックであり、且つＤＰＬＬが構成出来る。
ックであり、且つＤＰＬＬが構成出来る。
よって、ＤＰＬＬの分周器４以外を、１個のＩＣを用い
たＰＬＤにて実現出来る。
たＰＬＤにて実現出来る。
第２図は本発明の実施例のブロック図、第３図は第２図
の各部の波形のタイムチャートで、（Ａ）は位相が遅れ
ている場合（Ｂ）は進んでいる場合を示し、（ＭＣＬＫ
）（１／２ＭＣＬＫ）（Ｏ） （π’） （ＤＣＬＫ
） （ＲＥＦ） （ＲＥＦ’ ） （ＸＮ）
（ＸＮ’ ＞ （ＰＳＥＬ） （ＰＳＬｌ）
（ＰＳＬ２） （ＰＳＬＩｏ ） （ＰＳＬ２”）
（Ｐ Ｓ Ｌ）は、第２図のＭＣＬＫ、１／２ＭＣＬＫ
、 ０．π、ＤＣＬＫ、ＲＥＦ、 ＲＥＦ’、ＸＮ
、 ＸＮ’ 、 ＰＳＥＬ、 ＰＳＬｌ、
ＰＳＬ２． ＰＳＬＩ’ 、ＰＳＬ２°、ＰＳＬ点に
対応している。
の各部の波形のタイムチャートで、（Ａ）は位相が遅れ
ている場合（Ｂ）は進んでいる場合を示し、（ＭＣＬＫ
）（１／２ＭＣＬＫ）（Ｏ） （π’） （ＤＣＬＫ
） （ＲＥＦ） （ＲＥＦ’ ） （ＸＮ）
（ＸＮ’ ＞ （ＰＳＥＬ） （ＰＳＬｌ）
（ＰＳＬ２） （ＰＳＬＩｏ ） （ＰＳＬ２”）
（Ｐ Ｓ Ｌ）は、第２図のＭＣＬＫ、１／２ＭＣＬＫ
、 ０．π、ＤＣＬＫ、ＲＥＦ、 ＲＥＦ’、ＸＮ
、 ＸＮ’ 、 ＰＳＥＬ、 ＰＳＬｌ、
ＰＳＬ２． ＰＳＬＩ’ 、ＰＳＬ２°、ＰＳＬ点に
対応している。
第２図の、マスククロツタをクロックとするＦＦ９及び
アンド回路１０．１１を用いた２分周回路２では、第４
図の場合と同じく、第３図（Ａ）（Ｂ）の（Ｏ）（π）
に示す２つのクロックを出力し、又ＦＦ９にて２分周さ
れた（１／２ＭＣＬＫ）に示す如きクロックはデコーダ
６のアンド回路１２〜１９に入力する。
アンド回路１０．１１を用いた２分周回路２では、第４
図の場合と同じく、第３図（Ａ）（Ｂ）の（Ｏ）（π）
に示す２つのクロックを出力し、又ＦＦ９にて２分周さ
れた（１／２ＭＣＬＫ）に示す如きクロックはデコーダ
６のアンド回路１２〜１９に入力する。
又第３図（Ａ）（Ｂ）の（ＲＥＦ）に示す基準クロック
の立ち上がりは、マスタクロックをクロックとするＦＦ
３１，３２．アンド°回路３３を用いた微分回路１にて
、第４図の場合と同じく微分され、第３図（Ａ）（Ｂ）
の（ＲＥＦ’）に示すパルスを発し、デコーダ６のアン
ド回路２２．２３に入力する。
の立ち上がりは、マスタクロックをクロックとするＦＦ
３１，３２．アンド°回路３３を用いた微分回路１にて
、第４図の場合と同じく微分され、第３図（Ａ）（Ｂ）
の（ＲＥＦ’）に示すパルスを発し、デコーダ６のアン
ド回路２２．２３に入力する。
又分周器４の出力の第３図（Ａ）（Ｂ）の（ＸＮ）に示
す信号は、マスタクロックをクロックとするＦＦ５にて
（ＭＣＬＫ）に示すマスククロツタにてラッチされ、出
力よりは（ＸＮ’ ）に示す信号を出力し、デコーダ６
のアンド回路１２〜１９に入力子る。
す信号は、マスタクロックをクロックとするＦＦ５にて
（ＭＣＬＫ）に示すマスククロツタにてラッチされ、出
力よりは（ＸＮ’ ）に示す信号を出力し、デコーダ６
のアンド回路１２〜１９に入力子る。
又マスタクロックをクロックとするＦＦ２７及びＥＸ−
ＯＲ２６を用いた出力状態反転回路７の出力の、（ＰＳ
ＥＬ）に示す、セレクタ３にて位相０．πの２つのクロ
ックを切り替え切り戻しする信号は、デコ、−ダ６のア
ンド回路１２〜１９に入力する。
ＯＲ２６を用いた出力状態反転回路７の出力の、（ＰＳ
ＥＬ）に示す、セレクタ３にて位相０．πの２つのクロ
ックを切り替え切り戻しする信号は、デコ、−ダ６のア
ンド回路１２〜１９に入力する。
そして、アンド回路１２〜１５の出力のオアをとるオア
回路２０の出力は、（ＸＮ“）と（ＰＳＥＬ）に示す信
号の位相関係にて変わる、第３図（Ａ）（Ｂ）の（ＰＳ
ＬＩ）に示す、（１／２ＭＣＬＫ）に示すクロックに同
期し２分周周期単位のパルスを出力し、アンド回路２２
に入力する。
回路２０の出力は、（ＸＮ“）と（ＰＳＥＬ）に示す信
号の位相関係にて変わる、第３図（Ａ）（Ｂ）の（ＰＳ
ＬＩ）に示す、（１／２ＭＣＬＫ）に示すクロックに同
期し２分周周期単位のパルスを出力し、アンド回路２２
に入力する。
一方、アンド回路１６〜１９の出力のオアをとるオア回
路２１の出力は、第３図（Ａ）（Ｂ）の（ＰＳＬ２）に
示す如き、（ＰＳＬＩ）に示す信号を反転した信号とな
り、アンド回路２３に入力しする。
路２１の出力は、第３図（Ａ）（Ｂ）の（ＰＳＬ２）に
示す如き、（ＰＳＬＩ）に示す信号を反転した信号とな
り、アンド回路２３に入力しする。
基準クロックの立ち上がりを微分した（ＲＥＦ’ ）に
示すパルスが発せられた時、分周器４の出力をラッチし
たＦＦ５の出力の（ＸＮ”）に示す信号がＨレベルであ
れば進んでいる状態であり、Ｌレベルであれば遅れてい
る状態である。
示すパルスが発せられた時、分周器４の出力をラッチし
たＦＦ５の出力の（ＸＮ”）に示す信号がＨレベルであ
れば進んでいる状態であり、Ｌレベルであれば遅れてい
る状態である。
今セレクタ３の出力として第３図（Ｂ）の（ＤＣＬＫ）
に示す如く、最初は位相πのクロックを出力しており、
次は位相Ｏのクロックを出力する場合で、位相が進んで
いる場合について説明する。
に示す如く、最初は位相πのクロックを出力しており、
次は位相Ｏのクロックを出力する場合で、位相が進んで
いる場合について説明する。
（ＲＥＦ’ ）に示す微分パルスを出力した時、オア回
路２０の出力の（ＰＳＬＩ）に示すパルスはＨレベルに
なっており、アンド回路２２よりは（ＰＳＬＩ”）に示
す如く、位相πのクロックの立ち上がり寸前にパルスを
出力し、オア回路２５を介して、（Ｐ Ｓ Ｌ）に示す
パルスを出力し、出力状態反転回路７に入力し、セレク
タ３への切替切戻し信号を反転し、今度は位相０のクロ
ックを出力させる。
路２０の出力の（ＰＳＬＩ）に示すパルスはＨレベルに
なっており、アンド回路２２よりは（ＰＳＬＩ”）に示
す如く、位相πのクロックの立ち上がり寸前にパルスを
出力し、オア回路２５を介して、（Ｐ Ｓ Ｌ）に示す
パルスを出力し、出力状態反転回路７に入力し、セレク
タ３への切替切戻し信号を反転し、今度は位相０のクロ
ックを出力させる。
次の（ＲＥＦ’ ）に示す微分パルスを出力した時は、
オア回路２１の出力の、第３図（Ｂ）の（ＰＳＬ２）に
示すパルスがＨレベルになっており、アンド回路２３よ
り、このパルスを出力しマスタクロックをクロックとす
るＦＦ２４に入力し、１マスタクロック分遅延されて、
（ＰＳＬ２’ ）に示す如き、位相０のクロックの立ち
上がり寸前にパルスを出力し、オア回路２５を介して（
ＰＳＬ）に示すパルスを出力し、出力状態反転回路７に
入力し、セレクタ３への切替切戻し信号を反転し、今度
は位相πのクロックを出力させる。
オア回路２１の出力の、第３図（Ｂ）の（ＰＳＬ２）に
示すパルスがＨレベルになっており、アンド回路２３よ
り、このパルスを出力しマスタクロックをクロックとす
るＦＦ２４に入力し、１マスタクロック分遅延されて、
（ＰＳＬ２’ ）に示す如き、位相０のクロックの立ち
上がり寸前にパルスを出力し、オア回路２５を介して（
ＰＳＬ）に示すパルスを出力し、出力状態反転回路７に
入力し、セレクタ３への切替切戻し信号を反転し、今度
は位相πのクロックを出力させる。
以上説明の場合は、位相πのクロックより、位相Ｏのク
ロックに切り替える時、及び位相Ｏのクロックより位相
πのクロックに切り戻す時は、何れも位相が進んでいる
ので、セレクタ３の出力としては（Ｄ ＣＬ Ｋ）に示
す如くパルスを減ずるタイミングで行い、分周器４の出
力の位相を遅らせる。
ロックに切り替える時、及び位相Ｏのクロックより位相
πのクロックに切り戻す時は、何れも位相が進んでいる
ので、セレクタ３の出力としては（Ｄ ＣＬ Ｋ）に示
す如くパルスを減ずるタイミングで行い、分周器４の出
力の位相を遅らせる。
次に、位相が遅れている場合につき第３図（Ａ）を用い
て説明する。
て説明する。
（ＲＥＦ’ ）に示す微分パルスを出力した時、オア回
路２１の出力の（Ｐ Ｓ Ｌ ２）に示すパルスはＨレ
ベルになっており、アンド回路２３よりは、このパルス
を出力し、ＦＦ４にてｌマスタクロック遅延されて（Ｐ
ＳＬ２’）に示す如く、位相Ｏのクロックの立ち上がり
寸前にパルスを出力し、オア回路２５を介して、（Ｐ
Ｓ Ｌ）に示すパルスを出力し、出力状態反転回路７に
入力し、セレクタ３への切替切戻し信号を反転し、位相
Ｏのクロックを出力させる。
路２１の出力の（Ｐ Ｓ Ｌ ２）に示すパルスはＨレ
ベルになっており、アンド回路２３よりは、このパルス
を出力し、ＦＦ４にてｌマスタクロック遅延されて（Ｐ
ＳＬ２’）に示す如く、位相Ｏのクロックの立ち上がり
寸前にパルスを出力し、オア回路２５を介して、（Ｐ
Ｓ Ｌ）に示すパルスを出力し、出力状態反転回路７に
入力し、セレクタ３への切替切戻し信号を反転し、位相
Ｏのクロックを出力させる。
次の（ＲＥＦ’ ）に示す微分パルスを出力した時、オ
ア回路２０の出力の（ＰＳＬＩ）に示すパルスはＨレベ
ルになっており、アンド回路２２よりは（ＰＳＬＩ’）
に示す如く、位相πのクロックの立ち上がり寸前にパル
スを出力し、オア回路２５を介して、（Ｐ Ｓ Ｌ）に
示すパルスを出力し、出力状態反転回路７に入力し、セ
レクタ３への切替切戻し信号を反転し、今度は位相πの
クロックを出力させる。
ア回路２０の出力の（ＰＳＬＩ）に示すパルスはＨレベ
ルになっており、アンド回路２２よりは（ＰＳＬＩ’）
に示す如く、位相πのクロックの立ち上がり寸前にパル
スを出力し、オア回路２５を介して、（Ｐ Ｓ Ｌ）に
示すパルスを出力し、出力状態反転回路７に入力し、セ
レクタ３への切替切戻し信号を反転し、今度は位相πの
クロックを出力させる。
この場合は、位相πのクロックより位相Ｏのクロックに
切り替える時、位相Ｏのクロックより位相πのクロック
に切り戻す時、何れも位相が遅れているので、セレクタ
３の出力としては（Ｄ ＣＬＫ）に示す如く、パルスを
増加するタイミングで切り替え切り戻し、分周器４の出
力の位相を進ませる。
切り替える時、位相Ｏのクロックより位相πのクロック
に切り戻す時、何れも位相が遅れているので、セレクタ
３の出力としては（Ｄ ＣＬＫ）に示す如く、パルスを
増加するタイミングで切り替え切り戻し、分周器４の出
力の位相を進ませる。
このようにして、位相同期を行うが、第２図の回路に用
いるＦＦ５．ＦＦ２４．ＦＦ３１．≠４；ＦＦ９、ＦＦ
２７は何れもマスククロツタをクロックとしてい・るの
で、分周器４を除＜ＤＰＬＬをＩＣ化したＰＬＤにて実
現する場合１個のＩＣ化したＰＬＤにて実現出来る。。
いるＦＦ５．ＦＦ２４．ＦＦ３１．≠４；ＦＦ９、ＦＦ
２７は何れもマスククロツタをクロックとしてい・るの
で、分周器４を除＜ＤＰＬＬをＩＣ化したＰＬＤにて実
現する場合１個のＩＣ化したＰＬＤにて実現出来る。。
以上詳細に説明せる如く本発明によれば、分周器４を除
＜ＤＰＬＬを、ＩＣ化したＰＬＤにて実現する場合、１
個のＩＣ化したＰＬＤにて実現出来る効果がある。
＜ＤＰＬＬを、ＩＣ化したＰＬＤにて実現する場合、１
個のＩＣ化したＰＬＤにて実現出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の各部の波形のタイムチャート、第４図は従来例のブロ
ック図、 第５図は第４図の各部の波形のタイムチャートである。 図において、 ｌは微分回路、 ２は２分周回路、 ３．３゛ はセレクタ、 ４は分周器、 ５．５′、９．２４，２７，２９，３１．３２はフリッ
プフロップ、 ６はデコーダ、 ７は出力状態反転回路、 １０〜１９．２２，２３，２８．３０．３３はアンド回
路、 ２０．２１．２５はオア回路、 ２６は排他的論理和回路を示す。 （ＭＣＬＫ ） 第４ （ｆｊｆＪ ＋のＺ部のン灰形のタイム＋マート
第 ５ ｂ口
の各部の波形のタイムチャート、第４図は従来例のブロ
ック図、 第５図は第４図の各部の波形のタイムチャートである。 図において、 ｌは微分回路、 ２は２分周回路、 ３．３゛ はセレクタ、 ４は分周器、 ５．５′、９．２４，２７，２９，３１．３２はフリッ
プフロップ、 ６はデコーダ、 ７は出力状態反転回路、 １０〜１９．２２，２３，２８．３０．３３はアンド回
路、 ２０．２１．２５はオア回路、 ２６は排他的論理和回路を示す。 （ＭＣＬＫ ） 第４ （ｆｊｆＪ ＋のＺ部のン灰形のタイム＋マート
第 ５ ｂ口
Claims (1)
- 【特許請求の範囲】 基準クロックの立ち上がりを微分するマスタクロックを
用いた微分回路（１）及び、 マスタクロックを２分周したクロックを出力すると共に
２分周周期の位相が０とπの２つのクロックを出力する
２分周回路（２）及び、該２分周回路（２）の出力の０
とπのクロックを切替切戻し信号により切替切戻しする
セレクタ（３）及び、該セレクタ（３）の出力を分周す
る分周器（４）及び該分周器（４）の出力をラッチする
マスタクロックをクロックとするフリップフロップ（５
）を備え、 又該分周器（４）の出力をラッチする上記フリップフロ
ップ（５）の出力と、上記切替切戻し信号と、上記２分
周したクロックと、該微分回路（１）の出力とマスタク
ロックを用い、該分周器（４）の出力が、基準クロック
より進んでいる時遅れている時に応じ、上記位相が０と
πの２つのクロックを切替切戻しするタイミングを、パ
ルス数が減ずる時、パルス数が増加する時とする信号を
出力するデコーダ（６）及び、 該デコーダ（６）の出力を入力し出力を反転して上記切
替切戻し信号とするマスタクロックを用いた出力状態反
転回路（７）を備え、 且つ該微分回路（１）、該２分周回路（２）、該デコー
ダ（６）、出力状態反転回路（７）に用いるフリップフ
ロップのクロックをマスタクロックとすることを特徴と
するディジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315849A JPH01157122A (ja) | 1987-12-14 | 1987-12-14 | デイジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315849A JPH01157122A (ja) | 1987-12-14 | 1987-12-14 | デイジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01157122A true JPH01157122A (ja) | 1989-06-20 |
Family
ID=18070320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62315849A Pending JPH01157122A (ja) | 1987-12-14 | 1987-12-14 | デイジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01157122A (ja) |
-
1987
- 1987-12-14 JP JP62315849A patent/JPH01157122A/ja active Pending
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