JPH03282805A - クロック信号切換回路 - Google Patents
クロック信号切換回路Info
- Publication number
- JPH03282805A JPH03282805A JP2084028A JP8402890A JPH03282805A JP H03282805 A JPH03282805 A JP H03282805A JP 2084028 A JP2084028 A JP 2084028A JP 8402890 A JP8402890 A JP 8402890A JP H03282805 A JPH03282805 A JP H03282805A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- clock signal
- output
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000003708 edge detection Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２つのクロック信号のうちいずれかを選択して
出力するクロック信号切換回路に関する。
出力するクロック信号切換回路に関する。
第３図は、この種のクロック信号切換回路の従来例の回
路図である。
路図である。
ラッチ２１は、第１のクロック信号ＣＫＩをラッチ信号
として第１のクロック信号ＣＫＩに比べて周期の長い第
２のクロック信号ＣＫ２をラッチする。ラッチ２２は、
第１のクロック信号ＣＫ１の反転信号をラッチ信号とし
て、ラッチ２１の反転出力信号りをラッチする。ラッチ
２３は、第１のクロック信号ＣＫＩをラッチ信号として
ラッチ２２の反転出力信号ｉをラッチする。ＮＯＲゲー
ト２４はラッチ２２の反転出力信号ｉと、ラッチ２３の
反転出力信号ｊを入力し、信号ｋを出力する。ラッチ２
５はＮＯＲゲート２４の出力信号ｋをラッチ信号として
クロック切換信号ＳＥＬをラッチする。ラッチ２５の非
反転出力がクロック切換同期化信号ｌとなる。セレクタ
２６は、クロック切換同期化信号１によって第１のクロ
ツタ信号ＣＫＩまたは第２のクロック信号ＣＫ２を選択
してクロック出力信号ＣＫＯを出力する０例えばクロク
切換同期化信号１がハイレベルの時、クロック出力信号
ＣＫＯとして第１のクロック信号ＣＫ１が出力され、ロ
ーレベルの時第２のクロック信号ＣＫ２が出力される。
として第１のクロック信号ＣＫＩに比べて周期の長い第
２のクロック信号ＣＫ２をラッチする。ラッチ２２は、
第１のクロック信号ＣＫ１の反転信号をラッチ信号とし
て、ラッチ２１の反転出力信号りをラッチする。ラッチ
２３は、第１のクロック信号ＣＫＩをラッチ信号として
ラッチ２２の反転出力信号ｉをラッチする。ＮＯＲゲー
ト２４はラッチ２２の反転出力信号ｉと、ラッチ２３の
反転出力信号ｊを入力し、信号ｋを出力する。ラッチ２
５はＮＯＲゲート２４の出力信号ｋをラッチ信号として
クロック切換信号ＳＥＬをラッチする。ラッチ２５の非
反転出力がクロック切換同期化信号ｌとなる。セレクタ
２６は、クロック切換同期化信号１によって第１のクロ
ツタ信号ＣＫＩまたは第２のクロック信号ＣＫ２を選択
してクロック出力信号ＣＫＯを出力する０例えばクロク
切換同期化信号１がハイレベルの時、クロック出力信号
ＣＫＯとして第１のクロック信号ＣＫ１が出力され、ロ
ーレベルの時第２のクロック信号ＣＫ２が出力される。
第４図は第３図の回路において、第２のクロック信号Ｃ
Ｋ２の周期が第１のクロック信号ＣＫＩの周期に比べて
十分長い（２倍以上）場合のタイムチャートである。
Ｋ２の周期が第１のクロック信号ＣＫＩの周期に比べて
十分長い（２倍以上）場合のタイムチャートである。
ラッチ２１の反転出力信号ｈ、ラッチ２２の反転出力信
号ｉ、ラッチ２３の反転出力信号Ｊ、ラッチ２２の反転
出力信号ｉとラッチ２３の反転出力信号ｊを入力とする
ＮＯＲゲート２４の出力信号には、それぞれ第４図（３
） 、 （４） 、 （５） 、 （６）のようになり
、クロック切換信号ＳＥＬが第４図（７）に示すように
与えられた場合、クロック切換信号ＳＥＬは、ＮＯＲゲ
ート２４の出力信号ｋによって同期化され、クロック切
換同期化信号ｌは第４図（８）に示すようになる。クロ
ック切換同期化信号ｌがセレクト信号となり、クロック
切換同期化信号１がハイレベルの間、クロック出力信号
ＣＫＯには第１のクロック信号ＣＫＩが出力され、ロー
レベルの間第２のクロック信号ＣＫ２が出力される。
号ｉ、ラッチ２３の反転出力信号Ｊ、ラッチ２２の反転
出力信号ｉとラッチ２３の反転出力信号ｊを入力とする
ＮＯＲゲート２４の出力信号には、それぞれ第４図（３
） 、 （４） 、 （５） 、 （６）のようになり
、クロック切換信号ＳＥＬが第４図（７）に示すように
与えられた場合、クロック切換信号ＳＥＬは、ＮＯＲゲ
ート２４の出力信号ｋによって同期化され、クロック切
換同期化信号ｌは第４図（８）に示すようになる。クロ
ック切換同期化信号ｌがセレクト信号となり、クロック
切換同期化信号１がハイレベルの間、クロック出力信号
ＣＫＯには第１のクロック信号ＣＫＩが出力され、ロー
レベルの間第２のクロック信号ＣＫ２が出力される。
以上のように、第２のクロック信号ＣＫ２の周期が第１
のクロック信号ＣＫＩの周期に比べて十分長い場合には
、スパイクを発生することなく、第１のクロック信号Ｃ
ＫＩと第２のクロック信号ＧＫ２を選択して出力するこ
とが可能である。
のクロック信号ＣＫＩの周期に比べて十分長い場合には
、スパイクを発生することなく、第１のクロック信号Ｃ
ＫＩと第２のクロック信号ＧＫ２を選択して出力するこ
とが可能である。
ところが、第３図に示す回路を用いて周期幅の差が少な
い（２倍以内）第１のクロック信号ＣＫ１と第２のクロ
ック信号ＣＫ２を切換ようとした場合、クロック出力信
号ＣＫＯにスパイクが発生する。第５図はこの場合のタ
イミングチャートである。
い（２倍以内）第１のクロック信号ＣＫ１と第２のクロ
ック信号ＣＫ２を切換ようとした場合、クロック出力信
号ＣＫＯにスパイクが発生する。第５図はこの場合のタ
イミングチャートである。
ラッチ２１の反転出力信号ｈ、ラッチ２２の反転出力信
号ｉ、ラッチ２３の反転出力信号ｊ、ラッチ２２の反転
出力信号ｉとラッチ２３の反転出力信号Ｊを入力とする
ＮＯＲゲート２４の出力信号には、それぞれ第５図（３
） 、 （４） 、 （５） 、 （６）のようになる
、クロック切換信号ＣＫＯは前述と同じである。
号ｉ、ラッチ２３の反転出力信号ｊ、ラッチ２２の反転
出力信号ｉとラッチ２３の反転出力信号Ｊを入力とする
ＮＯＲゲート２４の出力信号には、それぞれ第５図（３
） 、 （４） 、 （５） 、 （６）のようになる
、クロック切換信号ＣＫＯは前述と同じである。
この場合、クロック出力信号ＣＫＯにおいて、第１のク
ロック信号ＣＫＩから第２のクロック信号ＣＫ２に切り
換わる時に、スパイク２７が発生する。このスパイク２
７は、周期の短かい方のクロック信号ＣＫＩのパルス幅
よりも狭いため、本回路のクロック出力信号ＣＫＯを使
用している回路において誤動作の原因となる。
ロック信号ＣＫＩから第２のクロック信号ＣＫ２に切り
換わる時に、スパイク２７が発生する。このスパイク２
７は、周期の短かい方のクロック信号ＣＫＩのパルス幅
よりも狭いため、本回路のクロック出力信号ＣＫＯを使
用している回路において誤動作の原因となる。
〔発明が解決しようとする課題１
上述した従来のクロック信号切換回路は、周期幅の差が
あまりない（２倍以内）２つのクロック信号を切り換え
て出力する時に、スパイクを発生するという欠点がある
。
あまりない（２倍以内）２つのクロック信号を切り換え
て出力する時に、スパイクを発生するという欠点がある
。
本発明の目的は、周期差が少ないような２つのクロック
信号でもスパイクを発生することなく切換えて出力する
クロック切換回路を提供することである。
信号でもスパイクを発生することなく切換えて出力する
クロック切換回路を提供することである。
本発明のクロック信号切換回路は、第１のクロック信号
の第１の論理レベル期間が第１のクロック信号に比べて
周期の長い第２のクロック信号の第２の論理レベル期間
に包含されたことを検出して検出信号を発生する手段と
、クロック切換信号を検出信号により同期化してクロッ
ク切換同期化信号を発生する手段と、クロック切換同期
化信号により第１のクロック信号または第２のクロック
信号を選択して出力する手段とを有している。
の第１の論理レベル期間が第１のクロック信号に比べて
周期の長い第２のクロック信号の第２の論理レベル期間
に包含されたことを検出して検出信号を発生する手段と
、クロック切換信号を検出信号により同期化してクロッ
ク切換同期化信号を発生する手段と、クロック切換同期
化信号により第１のクロック信号または第２のクロック
信号を選択して出力する手段とを有している。
〔作 用］
第１のクロック信号のハイレベル（またはローレベル）
期間が第２のクロック信号のハイレベル（マタはローレ
ベル）期間に含まれることを検出してクロック切換同期
化信号が出力されるので、クロック信号が切換わる時に
スパイクが発生しない。
期間が第２のクロック信号のハイレベル（マタはローレ
ベル）期間に含まれることを検出してクロック切換同期
化信号が出力されるので、クロック信号が切換わる時に
スパイクが発生しない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のクロック切換回路のブロッ
ク図である。
ク図である。
立上りエツジ検出回路１は第１のクロック信号ＣＫＩの
立上りエツジを検出してアクティブハイのパルスを出力
する。立下りエツジ検出回路２は第１のクロック信号Ｃ
ＫＩの立下りエツジを検出してアクティブハイのパルス
を出力する。ＡＮＤゲート３は立上りエツジ検出回路１
の出力と第１のクロック信号ＣＫＩの周期幅よりも長い
周期幅の第２のクロック信号ＣＫ２を入力とし、信号ａ
を出力する。ＡＮＤゲート４は立下りエツジ検出回路２
の出力と第２のクロック信号ＣＫ２を入力し、信号すを
出力する。ＮＯＲゲート５は第１のクロック信号ＣＫＩ
とＡＮＤゲート４の出力信号すを入力し、信号Ｃを出力
する。ＲＳフリップフロップ６はＡＮＤゲート３の出力
信号ａをＳ入力、ＮＯＲゲート５の出力信号ＣをＲ入力
とし、非反転出力ｄを出力する。ＡＮＤゲート７はＡＮ
Ｄゲート４の出力信号すとＲＳフリップフロップ６の非
反転出力ｄを入力し、信号ｅを出力する。ＲＳフリップ
フロップ８はＡＮＤゲート７の出力信号ｅをＳ入力、第
１のクロック信号ＣＫ１をＲ入力とする。ＲＳフリップ
フロップ８の非反転出力ｆは、第１のクロック信号ＣＫ
Ｉのハイレベル期間が第２のクロック信号ＣＫ２のハイ
レベル期間に包含した時の検出信号となる。
立上りエツジを検出してアクティブハイのパルスを出力
する。立下りエツジ検出回路２は第１のクロック信号Ｃ
ＫＩの立下りエツジを検出してアクティブハイのパルス
を出力する。ＡＮＤゲート３は立上りエツジ検出回路１
の出力と第１のクロック信号ＣＫＩの周期幅よりも長い
周期幅の第２のクロック信号ＣＫ２を入力とし、信号ａ
を出力する。ＡＮＤゲート４は立下りエツジ検出回路２
の出力と第２のクロック信号ＣＫ２を入力し、信号すを
出力する。ＮＯＲゲート５は第１のクロック信号ＣＫＩ
とＡＮＤゲート４の出力信号すを入力し、信号Ｃを出力
する。ＲＳフリップフロップ６はＡＮＤゲート３の出力
信号ａをＳ入力、ＮＯＲゲート５の出力信号ＣをＲ入力
とし、非反転出力ｄを出力する。ＡＮＤゲート７はＡＮ
Ｄゲート４の出力信号すとＲＳフリップフロップ６の非
反転出力ｄを入力し、信号ｅを出力する。ＲＳフリップ
フロップ８はＡＮＤゲート７の出力信号ｅをＳ入力、第
１のクロック信号ＣＫ１をＲ入力とする。ＲＳフリップ
フロップ８の非反転出力ｆは、第１のクロック信号ＣＫ
Ｉのハイレベル期間が第２のクロック信号ＣＫ２のハイ
レベル期間に包含した時の検出信号となる。
ラッチ９は、ＲＳフリップフロップ８の反転出力をラッ
チ信号としてクロック切換信号ＳＥＬをラッチする。ラ
ッチ１０は、ＲＳフリップフロップ８の非反転出力ｆを
ラッチ信号として、ラッチ９の非反転出力をラッチする
。ラッチ１０の非反転出力ｇがクロック切換同期化信号
となる。第１のクロック信号ＣＫＩはデイレイ回路１１
に入力され、第２のクロック信号ＣＫ２はデイレイ回路
１２に入力される。セレクタ１３は、第２のラッチ１ｏ
の非反転出力ｇによりデイレイ回路１１の出力信号と、
デイレイ回路１２の出力信号を切り換えて、クロック出
力信号ＣＫＯとして出力する。
チ信号としてクロック切換信号ＳＥＬをラッチする。ラ
ッチ１０は、ＲＳフリップフロップ８の非反転出力ｆを
ラッチ信号として、ラッチ９の非反転出力をラッチする
。ラッチ１０の非反転出力ｇがクロック切換同期化信号
となる。第１のクロック信号ＣＫＩはデイレイ回路１１
に入力され、第２のクロック信号ＣＫ２はデイレイ回路
１２に入力される。セレクタ１３は、第２のラッチ１ｏ
の非反転出力ｇによりデイレイ回路１１の出力信号と、
デイレイ回路１２の出力信号を切り換えて、クロック出
力信号ＣＫＯとして出力する。
第２図は第１図の回路のタイミングチャートである。
ＡＮＤゲート３の出力ａ、ＡＮＤゲート４の出力す、Ｎ
ＯＲゲート５の出力ｃ、ＲＳフリップフロップ６の非反
転出力ｄ、ＡＮＤゲート７の出力ｅ％ＲＳフリップフロ
ップ８の非反転出力ｆは、それぞれ第２図（３） 、
（４） 、 （５） 、 （６） 、 （７） 、 （
８）のようなタイミングとなる。クロック切換信号ＳＥ
Ｌが第２図のように入力された場合、ＲＳフリップフロ
ップ８の非反転出力ｆにより同期化され、ラッチ１０の
非反転出力ｇがクロック切換同期化信号となる。このク
ロック切換同期化信号がハイレベルの時、クロック出力
信号ＣＫＯは、デイレイ回路１１の出力、すなわち第１
のクロック信号ＣＫ１が出力され、ローレベルの時、デ
イレイ回路１２の出力、すなわち第２のクロック信号Ｇ
Ｋ２が出力される。クロック出力信号ＣＫＯには、スパ
イクは発生しない。
ＯＲゲート５の出力ｃ、ＲＳフリップフロップ６の非反
転出力ｄ、ＡＮＤゲート７の出力ｅ％ＲＳフリップフロ
ップ８の非反転出力ｆは、それぞれ第２図（３） 、
（４） 、 （５） 、 （６） 、 （７） 、 （
８）のようなタイミングとなる。クロック切換信号ＳＥ
Ｌが第２図のように入力された場合、ＲＳフリップフロ
ップ８の非反転出力ｆにより同期化され、ラッチ１０の
非反転出力ｇがクロック切換同期化信号となる。このク
ロック切換同期化信号がハイレベルの時、クロック出力
信号ＣＫＯは、デイレイ回路１１の出力、すなわち第１
のクロック信号ＣＫ１が出力され、ローレベルの時、デ
イレイ回路１２の出力、すなわち第２のクロック信号Ｇ
Ｋ２が出力される。クロック出力信号ＣＫＯには、スパ
イクは発生しない。
本実施例のクロック信号切換回路では、第１のクロック
信号ＣＫ１のハイレベル期間が第２のクロック信号ＣＫ
２のハイレベル期間に包含された時の、第１のクロック
信号ＣＫＩの立下りの時点でクロック信号切換を行なう
ものである。第１のクロック信号ＣＫＩの立下りの時点
でＲＳフリップフロップ８の非反転出力信号ｆがアクテ
ィブになり、したがってラッチ１０の非反転出力信号（
クロック切換同期化信号）ｇがアクティブになり、セレ
クタ１３でデイレイ回路１１の出力とデイレイ回路１２
の出力とを切り換える。デイレイ回路１１とデイレイ回
路１２のそれぞれのデイレイ値は、第１のクロック信号
ＣＫＩの立下り時点からセレクタ１３の切換え動作が完
了するまでの期間だけあればよい。
信号ＣＫ１のハイレベル期間が第２のクロック信号ＣＫ
２のハイレベル期間に包含された時の、第１のクロック
信号ＣＫＩの立下りの時点でクロック信号切換を行なう
ものである。第１のクロック信号ＣＫＩの立下りの時点
でＲＳフリップフロップ８の非反転出力信号ｆがアクテ
ィブになり、したがってラッチ１０の非反転出力信号（
クロック切換同期化信号）ｇがアクティブになり、セレ
クタ１３でデイレイ回路１１の出力とデイレイ回路１２
の出力とを切り換える。デイレイ回路１１とデイレイ回
路１２のそれぞれのデイレイ値は、第１のクロック信号
ＣＫＩの立下り時点からセレクタ１３の切換え動作が完
了するまでの期間だけあればよい。
なお、第１図では、第１のクロック信号ＣＫＩのハイレ
ベル期間が第２のクロック信号ＣＫ２のハイレベル期間
に包含されたことを検出する回路として、立上りエツジ
検出回路１、立下りエツジ検出回路２、ＲＳフリップフ
ロップ６．８等を用いたが、他の回路構成でも実現する
ことは可能である。
ベル期間が第２のクロック信号ＣＫ２のハイレベル期間
に包含されたことを検出する回路として、立上りエツジ
検出回路１、立下りエツジ検出回路２、ＲＳフリップフ
ロップ６．８等を用いたが、他の回路構成でも実現する
ことは可能である。
以上説明したように本発明は、第１のクロック信号と周
期が第１のクロック信号に比べて長い第２のクロック信
号とを切換えるクロック信号切換回路において、第１の
クロック信号のハイレベル（またはローレベル）期間が
第２のクロック信号のハイレベル（またはローレベル）
期間に含まれていることを検出し、クロック切換信号を
同期化することにより、周期幅の差が少ないような２つ
のクロック信号でもスパイクを発生させることなく、切
り換えて出力することができる効果がある。
期が第１のクロック信号に比べて長い第２のクロック信
号とを切換えるクロック信号切換回路において、第１の
クロック信号のハイレベル（またはローレベル）期間が
第２のクロック信号のハイレベル（またはローレベル）
期間に含まれていることを検出し、クロック切換信号を
同期化することにより、周期幅の差が少ないような２つ
のクロック信号でもスパイクを発生させることなく、切
り換えて出力することができる効果がある。
第１図は本発明の一実施例のクロック信号切換回路のブ
ロック図、第２図は第１図の回路のタイミングチャート
、第３図はクロック信号切換回路の従来例のブロック図
、第４図は、切り換える２つのクロック信号の周期幅の
差が十分大きい（２倍以上）場合の第３図の従来例の動
作タイミングチャート、第５図は切り換える２つのクロ
ック信号の周期幅の差が少ない（２倍以下）場合の第３
図の従来例の動作タイミングチャートである。 １・・・・・・立上りエツジ検出回路、２・・・・・・
立下りエツジ検出回路、３、４．７・・・・−Ａ Ｎ
Ｄゲート、５・・・・・・・・・・−ＮＯＲゲート、６
．８−・・・・・・・・ＲＳフリップフロップ、９．１
０・・・・・・・・・ラッチ、 １１、’１２・・・・・・デイレイ回路、１３・・・・
・・・・・・・・セレクタ、２１．２２．２３．２５−
・・・・・ラッチ、２４・・・・・・・・・・・・ＮＯ
Ｒゲート、２６−−−−−・・・・・・・セレクタ、２
７−−−−−・・・・・・・スパイク、ＣＫＩ・・・・
・・第１のクロック信号、ＣＫ ２−・・・・・第２の
クロック信号、ＳＥＬ・・・・・・クロック切換信号、
ＣＫＯ・・・・・・クロック出力信号。
ロック図、第２図は第１図の回路のタイミングチャート
、第３図はクロック信号切換回路の従来例のブロック図
、第４図は、切り換える２つのクロック信号の周期幅の
差が十分大きい（２倍以上）場合の第３図の従来例の動
作タイミングチャート、第５図は切り換える２つのクロ
ック信号の周期幅の差が少ない（２倍以下）場合の第３
図の従来例の動作タイミングチャートである。 １・・・・・・立上りエツジ検出回路、２・・・・・・
立下りエツジ検出回路、３、４．７・・・・−Ａ Ｎ
Ｄゲート、５・・・・・・・・・・−ＮＯＲゲート、６
．８−・・・・・・・・ＲＳフリップフロップ、９．１
０・・・・・・・・・ラッチ、 １１、’１２・・・・・・デイレイ回路、１３・・・・
・・・・・・・・セレクタ、２１．２２．２３．２５−
・・・・・ラッチ、２４・・・・・・・・・・・・ＮＯ
Ｒゲート、２６−−−−−・・・・・・・セレクタ、２
７−−−−−・・・・・・・スパイク、ＣＫＩ・・・・
・・第１のクロック信号、ＣＫ ２−・・・・・第２の
クロック信号、ＳＥＬ・・・・・・クロック切換信号、
ＣＫＯ・・・・・・クロック出力信号。
Claims (1)
- 【特許請求の範囲】 １、第１のクロック信号と、第１のクロック信号に比べ
て周期が長い第２のクロック信号を切り換えて出力する
クロック信号切換回路であって、 第１のクロック信号の第１の論理レベル期間が第２のク
ロック信号の第１の論理レベル期間に包含されたことを
検出して検出信号を発生する手段と、 クロック切換信号を該検出信号により同期化してクロッ
ク切換同期化信号を発生する手段と、該クロック切換同
期化信号により第１のクロック信号または第２のクロッ
ク信号を選択して出力する手段とを有するクロック信号
切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084028A JPH03282805A (ja) | 1990-03-30 | 1990-03-30 | クロック信号切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084028A JPH03282805A (ja) | 1990-03-30 | 1990-03-30 | クロック信号切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03282805A true JPH03282805A (ja) | 1991-12-13 |
Family
ID=13819092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084028A Pending JPH03282805A (ja) | 1990-03-30 | 1990-03-30 | クロック信号切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03282805A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04288607A (ja) * | 1991-03-18 | 1992-10-13 | Sharp Corp | クロック信号切り換え回路 |
-
1990
- 1990-03-30 JP JP2084028A patent/JPH03282805A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04288607A (ja) * | 1991-03-18 | 1992-10-13 | Sharp Corp | クロック信号切り換え回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2909740B2 (ja) | 位相整合回路 | |
| IL96806A (en) | SOMC Synthesizer Clock Show | |
| KR940005006B1 (ko) | 분할비율이 변화될 수 있는 주파수 분할회로 | |
| JP2005236549A (ja) | クロック信号切替回路 | |
| JPH0590970A (ja) | Ｃｍｉエンコーダ回路 | |
| KR100223026B1 (ko) | 동기화 회로 | |
| JP2003179583A (ja) | 信号同期回路 | |
| JP3562321B2 (ja) | クロック信号切り換え装置 | |
| JP2778527B2 (ja) | 計数回路 | |
| JP2586712B2 (ja) | 非同期信号選択回路 | |
| US5053651A (en) | Deglitched digital mixer circuit | |
| KR940000643Y1 (ko) | 플립플롭 회로를 이용한 동기펄스 발생회로 | |
| JP3006794B2 (ja) | 同期パルス発生回路 | |
| JPH01290013A (ja) | 非同期クロツク選択同期化回路 | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH04207216A (ja) | 非重複２相クロック発生回路 | |
| JP3185997B2 (ja) | クロック同期型信号選択回路 | |
| JPH06310999A (ja) | ２相パルス発生回路 | |
| KR940003771Y1 (ko) | 글리치 방지용 동기회로 | |
| JPH10163821A (ja) | 初期化回路 | |
| JPH02237240A (ja) | ビット位相同期回路 | |
| JPH05257566A (ja) | ディジタル信号同期化回路 | |
| JPH04196919A (ja) | 位相比較器 | |
| JPH0744534B2 (ja) | サンプリング回路 |