JPH01157124A - Ｐｌｌ回路の障害検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＰＬＬ回路に関し、特に位相同期はずれを検
出する障害検出回路を備えたものである。

（従来の技術〕 第６図は従来のＰＬＬ回路の障害検出回路を示す構成図
であり、図において、（４）は基準クロック信号Ａと帰
還クロック信号Ｂとの位相を比較し、位相差に応じたパ
ルス幅の位相差信号Ｃ又はＤを出力する位相比較器、（
９）は各位相差信号Ｃ，Ｄの論理和をとるＯＲゲート、
（１３）は論理和出力Ｅを平滑し直流電圧Ｓを出力する
平滑回路、（１４）は直流電圧Ｓと予め設定した基準電
圧とを比較し、直流電圧〉基準電圧の判定時に警報信号
Ｉを警報出力端子（１２）へ出力する電圧比較器。

次に上記構成に基づいて従来回路の動作について説明す
る。位相比較器（４）は基準クロック信号Ａと図示しな
い電圧制御発振器から帰還されて来る帰還クロック信号
Ｂと入力し位相を比較する。

この時基準クロック信号Ａに対して帰還クロック信号Ｂ
の位相が進んでいる時位相差に応じたパルス幅を有する
位相差信号Ｃが出力され、他方の位相差信号りは出力し
ない。上記各信号Ａ％Ｂの位相差が逆であり、帰還クロ
ック信号Ｂが遅れている場合、位相差に応じたパルス幅
を有した位相差信号りが出力される。次に、ＯＲゲート
（９）は位相差信号Ｃ，Ｄの論理和をとり現在出力され
ている位相差信号を平滑回路（１３）へ入力する。平滑
回路（１３）は位相差信号を積分することでパルス幅す
なわち位相差に応じたレベルの直流電圧Ｓを生成する。

この直流電圧Ｓは電圧比較器（１４）において予め設定
された位相障害を判定する基準電圧と比較され、直流電
圧Ｓが基準電圧を超えたと判定された場合は警報信号■
を警報出力端子（１２）より出力する。

〔発明が解決しようとする問題点３ 以上のように従来のＰＬＬ回路における障害検出回路は
、平滑回路及び電圧比較器はアナログ回路で構成されて
いる為、アナログ回路独特の温度ドリフト等の問題を考
慮に入れて回路を組む必要があり、よって回路構成が複
雑となったり調整箇所が多くなるという問題点があった
。更にＰＬＬ回路は位相制御系の障害により出力周波数
が自走状態になると外部より人力するクロック信号の周
波数と自走周波数の周波数差に応じてＯＲゲート（９）
から周期的にパルス幅が変化する位相差信号が出力され
る。このため、出力周波数が自走状態においても位相差
信号のパルス幅が小さい間は、その期間が平滑回路（１
３）における時定数よりも大きいと平滑回路（１３）か
ら出力される直流電位が低下し、それが電圧比較器（１
４）における基準電圧以下になると障害発生にも拘わら
ず警報出力が解除されてしまう。また、平滑回路（１３
）における時定数を大きく設定すると障害検出の感度が
低下するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、障害検出回路を簡素化し、無調整化するとと
もに、ＰＬＬ回路の出力周波数が自走状態に陥いったと
しても警報出力が解除されることがないＰＬＬ回路の障
害検出回路を得ることを目的とする。

（問題点を解決するための手段） この発明に係るＰＬＬ回路の障害検出回路は、基準クロ
ック信号と電圧制御発振器より分周回路を介して帰還さ
れてくる帰還クロック信号との位相差を比較し、位相差
に応じたパルス幅の位相差信号を出力する位相比較器と
、上記分周回路より出力される帰還クロック信号を入力
し、位相差信号に対して一定の位相を有するパルス信号
を出力するパルス生成回路と、このパルス信号のエツジ
部により上記位相比較器の出力を読み取り、一定レベル
を有した位相差信号読み取り時に出力を出すフリップフ
ロップ回路と、このフリップフロップ回路からの出力信
号をトリガ信号として入力し、一定レベルの信号を継続
して出力する単安定マルチバイブレータを備えたもので
ある。

〔作用〕

この発明による位相比較器からの位相差信号と、パルス
生成回路からのパルス信号との位相差関係は通常一定に
保持されている為、フリップフロップ回路では上記パル
ス信号のエツジ部により位相差信号を読み取ることはな
いが、位相比較器へ入力される基準クロック信号と帰還
クロック信号の位相差が大きくなフて位相差信号のパル
ス幅が広がりパルス信号のエツジ部にかかるとフリップ
フロップ回路ではパルス信号により位相差信号を読み取
り出力信号を発する。この出力信号はトリガ信号として
単安定マルチバイブレータへ人力された後、一定レベル
の信号が単安定マルチバイブレータで設定された時定数
の期間継続出力され障害検出の警報信号となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）は基準クロック信号Ａを人力する入
力端子、（２）は基準クロック信号Ａと帰還クロック信
号Ｂとを比較し、各信号間の遅相又は進相に応じて、位
相差分のパルス幅の位相差信号Ｃ又はＤを区別して出力
する位相比較器、（３）は位相差信号を平滑して直流電
圧にするループフィルタ、（４）は直流電圧に応じた周
波数のクロック信号ＣＬをクロック信号出力端子（６）
より出力する電圧制御発振器、（５）はクロック信号Ｃ
Ｌを分周した後、帰還クロック信号Ｂとして位相比較器
（２）へ人力する分周回路でありこれら各部よりＰＬＬ
回路（７）が構成されている。次に、（８）　は分周回
路出力と帰還クロック信号とに基づきエツジトリガ型フ
リップフロップ（９）のエツジトリガ信号Ｔｒ及びリセ
ット信号Ｇを生成するパルス生成回路、（１０）は上記
位相比較器（２）の各位相差出力Ｃ，Ｄとの論理和をと
り現在出力されている位相差信号Ｅをエツジトリガ型フ
リップフロップ（９）へ入力するＯＲゲート、（１１）
はエツジトリガ型フリップフロップ（９）よりのトリガ
信号Ｈ人力時に一定レベルの信号Ｉを警報出力端子（１
２）より継続出力するリトリガブル単安定マルチバイブ
レータである。

次に上記構成にかかる本実施例の動作を説明する。

先ず、第２図に示すタイムチャートを参照して、基準ク
ロック信号Ａと帰還クロック信号Ｂとの関係が正常であ
る場合について説明する。今、位相比較器（２）に基準
クロック信号Ａと分周回路（５）より帰還された帰還ク
ロック信号Ｂが人力され、位相比較器（２）　では各ク
ロック信号Ａ、Ｈの立ち下りエツジの位相が比較される
。この時帰還クロック信号Ｂが基準クロック信号Ａに対
して遅れている時は位相差に応じたパルス幅の位相差信
号Ｃが出力され、また基準クロック信号Ａが帰還クロッ
ク信号Ｂに対して進んでいる時は同じく位相差に応じた
パルス幅の位相差信号りが出力される。今の場合は位相
差信号Ｃが出力されている為位相差信号りのレベルは“
Ｌ”である。次に、各位相差信号Ｃ，ＤはＯＲゲート（
１０）へ入力され論理和条件により、現位相差に相当す
るパルス幅の位相差信号Ｅが出力される。

一方、電圧制御発振器（４）からのクロック信号ＣＬは
クロック信号出力端子（６）より出力されると共に、分
周回路（５）へ人力され帰還クロック信号Ｂとして位相
比較器（２）に人力される。分周回路（５）では分周比
を１７１６として帰還クロック信号Ｂを位相比較器（２
）へ出力し、基準クロック信号Ａとの立ち下がりエツジ
の位相差を比較して位相差がπ／２を超えたら警報出力
を送出するものとする。又、上記分周回路（５）はクロ
ック信号ＣＬの１／８分周のクロック出力信号Ｆを取り
出しパルス生成回路（８）へ入力する。このパルス生成
回路（８）ではクロック信号ＣＬをも人力し、エツジト
リガ型フリップフロップ（９）のリセット信号Ｇと位相
差信号Ｅの立ち上りエツジに対して常に前後π／２だけ
位相差のあるエツジトリガ信号Ｔ「が生成される。よっ
て、基準クロック信号Ａと帰還クロック信号Ｂとが一定
の位相関係を保っている間は、位相差信号Ｅはエツジト
リガ信号Ｔ「に対しπ／２位相を進めてエツジトリガ型
フリップフロップ（９）のＤ端子へ人力される。このた
めπ／２遅れたエツジトリガ信号Ｔｒの立ち上りエツジ
で読み込んだ信号は、位相差信号Ｅの”Ｌ”レベル部で
あり、エツジトリガ型フリップフロップ（９）のＱ端子
からは″′Ｌ″レベルのトリガ信号Ｈがリトリガブル単
安定マルチバイブレータ（９）へ入力されないため、警
報信号Ｉは警報出力端子（１２）から出力されない。

次に帰還クロック信号Ｂが基準クロック信号Ａに対して
π／２以上の位相差を有して遅相した場合を第３図の波
形図を参照して説明する。

基準クロック信号Ａの位相と帰還クロック信号Ｂの位相
とが位相比較器（２）において比較され、比較の結果帰
還クロック信号Ｂが基準クロック信号Ａに対してπ／２
以上の位相を持って進相されているｉ判定されたならば
、位相比較器（２）から位相差に応じたパルス幅の位相
差信号Ｃが出力される。この時位相差信号りは“Ｌ”レ
ベルを保っている。次に各位相差信号Ｃ，ＤはＯＲ回路
（１０）へ入力され位相差信号Ｅが出力される。一方パ
ルス発生回路では、上記ＯＲ回路（１０）出力をエツジ
トリガ型フリップフロップ（９）へ読み込むためのエッ
ジトリガ信号Ｔｒと、エツジトリガ型フリップフロップ
（９）をリセットするリセット信号Ｇをクロック信号Ｃ
Ｌと、帰還クロック信号Ｂを位相比較器（２）へ出力す
る分周回路（５）の１７８分周出力出力り生成する。こ
の生成されたエツジトリガ信号Ｔｒがエツジトリガ型フ
リップフロップ（９）のＴ端子へ出力された時、Ｄ端子
から“Ｈ”レベルとなった位相信号Ｅを読み込むと、Ｑ
端子より“Ｈ”レベルのトリガ信号Ｈを出力する。この
トリガ信号Ｈは、エツジトリガ型フリップフロップ（９
）がリセット信号Ｇを人力する毎に“Ｌ”レベルに下が
る為、エツジトリガ型フリップフロップ（９）からは、
位相信号の大、ぎさがπ／２を越えるごとにパルス状の
トリガ信号（障害検出信号）Ｈが出力される。このトリ
ガ信号Ｈをリトリガブル単安定マルチバイブレータ（１
１）へ入力することにより、リトリガブル単安定マルチ
バイブレータ（１１）で設定される時定数を超えて位相
差信号が検出されない限り、継続して警報信号Ｉが警報
出力端子（１２）から出力される。

次に、基準クロック信号Ａが帰還クロック信号Ｂに対し
てπ／２以上の位相差を有して遅相した場合は、第４図
に示す如く位相比較器（２）は位相差に応じたパルス幅
の位相差信号りが出力され、−方位相差信号Ｃは“Ｌ”
レベルを保ち出力されない。よってＯＲ回路（１０）か
らはπ／２以上遅相検出時の位相差信号ＥがＯＲ回路（
１０）よりエツジトリガ型フリップフロップ（９）のＤ
端子に人力される。その後の回路動作は、上記位相差検
出時の場合と同様で、トリガ信号（障害検出信号）Ｈが
出されることでリトリガブル単安定マルチバイブレータ
（１１）より警報信号Ｉが警報出力端子（１２）から出
力される。

なお、上記実施例では電圧制御発振器からの帰還クロッ
ク信号および分周回路（５）からの分周出力信号からト
リガ信号Ｆとリセット信号Ｇを生成しているが、第６図
に示す様に基準クロック信号Ａが別の基準クロック信号
Ｊを分周回路（１５）にて分周して得られる信号である
場合には基準クロック信号Ｊおよび分周回路（１５）の
分周出力信号Ｋを用いてトリガ信号Ｆとリセット信号Ｇ
を生成してもよい。

〔発明の効果〕

以上のように、この発明によれば位相差信号の検出をデ
ジタル回路で構成したので回路構成の簡素化が計れると
共に無調整化が図れ、更に位相差信号検出時にパルス信
号を単安定マルチバイブレータのトリガ入力へ加えるこ
とにより単安定マルチバイブレータで設定された時間の
間継続して障害検出の警報信号が出力されるので、位相
障害検出中に不規則に位相差信号の位相差が縮まったと
して警報信号が解除されることがないので信頼性の高い
ＰＬＬ回路、の障害検出回路が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＰＬＬ回路の障害検
出回路の構成図、第２図は位相差信号Ｅの大きさがπ／
２以下の場合の波形図、第３図は位相差信号Ｅの大きさ
がπ／２以上で、帰還クロック信号Ｂが基準クロック信
号Ａに対して遅れている場合の波形図、第４図は位相差
信号Ｅの大きさがπ／２以上で、基準クロック信号Ａが
帰還クロック信号Ｂに対して遅れている場合の波形図、
第５図は他の実施例におけるＰＬＬ回路の障害検出回路
の構成図、第６図は従来のＰＬＬ回路の障害検出を行な
う回路構成図である。 図において、（１）は基準クロック信号の入力端子、Ａ
は基準クロック信号、Ｂは帰還クロック信号、（２）は
位相比較器、（３）はループフィルタ、（４）は電圧制
御発振器、（５）は分周回路、（７）はＰＬＬ回路、（
８）はパルス生成回路、（９）はエツジトリガ型フリッ
プフロップ、（１０）はＯＲ回路、（１１）はリトリガ
ブル単安定マルチバイブレータ、（１２）は警報出力端
子。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 直流電圧信号に対応して周波数が変化する電圧制御発信
   器の出力クロックを分周回路で分周して得られる帰還ク
   ロック信号の位相と、外部から入力される基準クロック
   信号の位相とを位相比較器で比較し、この位相比較器の
   出力信号をループフィルタで平滑して前記電圧制御発信
   器に加えるＰＬＬ回路において、上記基準クロック信号
   と帰還クロック信号間の進相又は遅相に対応した各位相
   差信号を位相差に応じたパルス幅で別々に出力するよう
   上記位相比較器を構成して備えると共に、この位相比較
   器の各出力の論理和をとる論理和回路と、上記分周回路
   より出力される分周信号に基づきトリガパルスを生成し
   出力するパルス生成回路と、このトリガパルスによって
   上記論理和回路の出力を読み取るフリップフロップ回路
   と、このフリップフロップ回路から出力されるトリガ信
   号入力時に信号を継続出力する単安定マルチバイブレー
   タとを備えたことを特徴とするＰＬＬ回路の障害検出回
   路。