JPS6224969B2 - - Google Patents
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- Publication number
- JPS6224969B2 JPS6224969B2 JP53059386A JP5938678A JPS6224969B2 JP S6224969 B2 JPS6224969 B2 JP S6224969B2 JP 53059386 A JP53059386 A JP 53059386A JP 5938678 A JP5938678 A JP 5938678A JP S6224969 B2 JPS6224969 B2 JP S6224969B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- circuit
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Control Of Velocity Or Acceleration (AREA)
Description
【発明の詳細な説明】
本発明は、PLL（位相同期ループ）回路に於け
る異常状態を検出して警報を発生させるPLL回路
に於ける警報回路に関するものである。
る異常状態を検出して警報を発生させるPLL回路
に於ける警報回路に関するものである。
PLL回路を用いたAFC（自動周波数制御）回
路に於いては、異常状態を検出して警報を発生
し、現用予備切換えを行なうのが一般的である。
その場合の異常状態の検出は、PLL回路の位相比
較器の出力パルスを積分して得られる直流成分を
基準電圧と比較することにより行なわれていた。
路に於いては、異常状態を検出して警報を発生
し、現用予備切換えを行なうのが一般的である。
その場合の異常状態の検出は、PLL回路の位相比
較器の出力パルスを積分して得られる直流成分を
基準電圧と比較することにより行なわれていた。
例えば基準周波数信号が第１図ａに示すものと
すると、遅れ位相の場合の位相比較器の出力パル
スは同図ｂ、進み位相の場合の位相比較器の出力
パルスは同図ｃに示すものとなる。このような遅
れ位相の出力パルス又は進み位相の出力パルスを
能動フイルタ等により積分するものであり、第２
図に示すように、位相比較器PCには基準周波数
信号と電圧制御発振器VCOの出力信号とが加え
られ、それらの位相が比較され、比較出力が低域
波器LPFを介して電圧制御発振器VCOの制御
電圧となり、電圧制御発振器VCOは基準周波数
信号の位相に同期した出力信号を発生する。その
位相比較器PCの出力パルスは能動フイルタAFに
より積分され、増幅器AMPで増幅された後比較
器COMP１，COMP２に加えられ、それぞれ基準
電圧Vr1，Vr2と比較され、一方の基準電圧以上
又は他方の基準電圧以下のときに、オア回路OR
を介して警報信号armが出力されることになる。
すると、遅れ位相の場合の位相比較器の出力パル
スは同図ｂ、進み位相の場合の位相比較器の出力
パルスは同図ｃに示すものとなる。このような遅
れ位相の出力パルス又は進み位相の出力パルスを
能動フイルタ等により積分するものであり、第２
図に示すように、位相比較器PCには基準周波数
信号と電圧制御発振器VCOの出力信号とが加え
られ、それらの位相が比較され、比較出力が低域
波器LPFを介して電圧制御発振器VCOの制御
電圧となり、電圧制御発振器VCOは基準周波数
信号の位相に同期した出力信号を発生する。その
位相比較器PCの出力パルスは能動フイルタAFに
より積分され、増幅器AMPで増幅された後比較
器COMP１，COMP２に加えられ、それぞれ基準
電圧Vr1，Vr2と比較され、一方の基準電圧以上
又は他方の基準電圧以下のときに、オア回路OR
を介して警報信号armが出力されることになる。
前述の如く従来の警報回路に於いては、感度を
高くする為の増幅器AMP及び進み過ぎ位相と遅
れ過ぎ位相とのそれぞれを検出する為の比較器
COMP１，COMP２とを設け、それぞれアナログ
回路で構成しなければならないので、ドリフト等
の問題を解決する為複雑な構成となり、更に調整
個所が多くなる欠点があつた。
高くする為の増幅器AMP及び進み過ぎ位相と遅
れ過ぎ位相とのそれぞれを検出する為の比較器
COMP１，COMP２とを設け、それぞれアナログ
回路で構成しなければならないので、ドリフト等
の問題を解決する為複雑な構成となり、更に調整
個所が多くなる欠点があつた。
本発明は、前述の如き従来の欠点を改善したも
ので、位相比較器の出力パルスをデイジタル的に
処理し、位相が所定範囲外になつたことを検出し
て警報を発生させ、経済的且つ安定な動作を行な
う構成とすることを目的とするものである。以下
実施例について詳細に説明する。
ので、位相比較器の出力パルスをデイジタル的に
処理し、位相が所定範囲外になつたことを検出し
て警報を発生させ、経済的且つ安定な動作を行な
う構成とすることを目的とするものである。以下
実施例について詳細に説明する。
第３図は本発明の実施例のブロツク線図であ
り、位相比較器PCにより基準周波数信号の位相
と被制御周波数信号の位相とが比較され、その出
力パルスは基準パルス作成回路PG１，PG２及び
位相判定回路Ｐに加えられ、位相判定回路Ｐに於
いて進み位相であるか遅れ位相であるかを判定
し、進み位相の場合は進み位相判定回路Ｐ１に於
いて基準パルス作成回路PG１からの基準パルス
に基いて所定範囲内の進み位相であるか否かを判
定し、又遅れ位相の場合は遅れ位相判定回路Ｐ２
に於いて基準パルス作成回路PG２からの基準パ
ルスに基いて所定範囲内の遅れ位相であるか否か
判定し、所定範囲内でないときはオア回路ORを
介して警報信号armが出力される。
り、位相比較器PCにより基準周波数信号の位相
と被制御周波数信号の位相とが比較され、その出
力パルスは基準パルス作成回路PG１，PG２及び
位相判定回路Ｐに加えられ、位相判定回路Ｐに於
いて進み位相であるか遅れ位相であるかを判定
し、進み位相の場合は進み位相判定回路Ｐ１に於
いて基準パルス作成回路PG１からの基準パルス
に基いて所定範囲内の進み位相であるか否かを判
定し、又遅れ位相の場合は遅れ位相判定回路Ｐ２
に於いて基準パルス作成回路PG２からの基準パ
ルスに基いて所定範囲内の遅れ位相であるか否か
判定し、所定範囲内でないときはオア回路ORを
介して警報信号armが出力される。
第４図はＤフリツプフロツプを用いて構成した
本発明の実施例のブロツク線図であり、FF１〜
FF３はＤフリツプフロツプ、INV１〜INV４は
インバータ、Ｎ１〜Ｎ３はナンドゲート、Ｃ１，
Ｃ２はコンデンサ、Ｒ１〜Ｒ３は抵抗である。位
相比較器PCは基準周波数信号ａと被制御周波数
信号Ａとを比較し、位相差に対応したパルス幅の
パルス出力信号を出力し、インバータINV２によ
り反転されて、その反転信号ｃはフリツプフロツ
プFF１〜FF３に加えられる。これらのフリツプ
フロツプFF１〜FF３は初期条件としては総てリ
セツトされている。
本発明の実施例のブロツク線図であり、FF１〜
FF３はＤフリツプフロツプ、INV１〜INV４は
インバータ、Ｎ１〜Ｎ３はナンドゲート、Ｃ１，
Ｃ２はコンデンサ、Ｒ１〜Ｒ３は抵抗である。位
相比較器PCは基準周波数信号ａと被制御周波数
信号Ａとを比較し、位相差に対応したパルス幅の
パルス出力信号を出力し、インバータINV２によ
り反転されて、その反転信号ｃはフリツプフロツ
プFF１〜FF３に加えられる。これらのフリツプ
フロツプFF１〜FF３は初期条件としては総てリ
セツトされている。
又基準周波数信号ａは、コンデンサＣ１、抵抗
Ｒ１，Ｒ２及びインバータINV３からなる回路に
より微分及び波形整形され、基準パルス信号ｄと
してフリツプフロツプFF２のＤ端子に加えられ
る。又基準周波数信号ａは、ナンドゲートＮ１，
Ｎ２、抵抗Ｒ３、コンデンサＣ２及びインバータ
INV４からなる回路により積分及び波形整形され
て基準パルス信号ｅとしてフリツプフロツプFF
３のＣ端子に加えられる。
Ｒ１，Ｒ２及びインバータINV３からなる回路に
より微分及び波形整形され、基準パルス信号ｄと
してフリツプフロツプFF２のＤ端子に加えられ
る。又基準周波数信号ａは、ナンドゲートＮ１，
Ｎ２、抵抗Ｒ３、コンデンサＣ２及びインバータ
INV４からなる回路により積分及び波形整形され
て基準パルス信号ｅとしてフリツプフロツプFF
３のＣ端子に加えられる。
フリツプフロツプFF１のＤ端子には、基準周
波数信号ａをインバータINV１で反転した信号ｂ
が加えられ、そのＣ端子に加えられる信号ｃの立
上り時点で信号ｂが“１”であると、フリツプフ
ロツプFF１はセツト状態となり、Ｑ端子出力が
“１”となる。
波数信号ａをインバータINV１で反転した信号ｂ
が加えられ、そのＣ端子に加えられる信号ｃの立
上り時点で信号ｂが“１”であると、フリツプフ
ロツプFF１はセツト状態となり、Ｑ端子出力が
“１”となる。
第５図は第４図の各部の信号ａ〜ｅの波形の一
例をａ〜ｅに対応して示すもので、第５図のｃは
遅れ位相の場合、c′は進み位相の場合を示す。従
つて遅れ位相の場合にはフリツプフロツプFF１
はセツトされず、端子出力が“１”となり、こ
の端子出力がフリツプフロツプFF３のＲ端子
に加えられてフリツプフロツプFF３はリセツト
状態となる。又進み位相の場合にはフリツプフロ
ツプFF１はセツトされ、Ｑ端子出力が“１”と
なり、このＱ端子出力がフリツプフロツプFF２
のＲ端子に加えられてフリツプフロツプFF２は
リセツト状態となる。即ちフリツプフロツプFF
１のセツト、リセツトにより進み位相であるか遅
れ位相であるかの位相判定が行なわれることにな
る。そして進み位相の場合はＱ端子出力によりフ
リツプフロツプFF２は継続してリセツト状態と
なり、その端子出力は常時“１”となる。又遅
れ位相の場合はフリツプフロツプFF３は継続し
てリセツト状態となり、その端子出力は常時
“１”となる。
例をａ〜ｅに対応して示すもので、第５図のｃは
遅れ位相の場合、c′は進み位相の場合を示す。従
つて遅れ位相の場合にはフリツプフロツプFF１
はセツトされず、端子出力が“１”となり、こ
の端子出力がフリツプフロツプFF３のＲ端子
に加えられてフリツプフロツプFF３はリセツト
状態となる。又進み位相の場合にはフリツプフロ
ツプFF１はセツトされ、Ｑ端子出力が“１”と
なり、このＱ端子出力がフリツプフロツプFF２
のＲ端子に加えられてフリツプフロツプFF２は
リセツト状態となる。即ちフリツプフロツプFF
１のセツト、リセツトにより進み位相であるか遅
れ位相であるかの位相判定が行なわれることにな
る。そして進み位相の場合はＱ端子出力によりフ
リツプフロツプFF２は継続してリセツト状態と
なり、その端子出力は常時“１”となる。又遅
れ位相の場合はフリツプフロツプFF３は継続し
てリセツト状態となり、その端子出力は常時
“１”となる。
フリツプフロツプFF2，FF3がリセツト状態で
あればナンドゲートＮ３の出力の警報信号armは
“０”で正常状態であることを示す。又フリツプ
フロツプFF２，FF３の何れか一方がセツトされ
ると、警報信号armは“１”となり、異常発生を
表示することができる。その場合、フリツプフロ
ツプFF２がセツトされると、遅れ位相信号LGが
“１”となり、又フリツプフロツプFF３がセツト
されると進み位相信号LDが“１”となり、警報
信号armが進み位相として又は遅れ位相として発
生したものであることが判ることになる。
あればナンドゲートＮ３の出力の警報信号armは
“０”で正常状態であることを示す。又フリツプ
フロツプFF２，FF３の何れか一方がセツトされ
ると、警報信号armは“１”となり、異常発生を
表示することができる。その場合、フリツプフロ
ツプFF２がセツトされると、遅れ位相信号LGが
“１”となり、又フリツプフロツプFF３がセツト
されると進み位相信号LDが“１”となり、警報
信号armが進み位相として又は遅れ位相として発
生したものであることが判ることになる。
例えば第５図のｃに示す遅れ位相の信号ｃの場
合、その立上り時点では信号ｂは“０”であるの
でフリツプフロツプFF１はセツトされない。そ
して信号ｃの立上り時点で基準パルス信号ｄは
“０”であるからフリツプフロツプFF２もセツト
されない。従つて警報信号armは“０”である。
又遅れ位相が大きくて信号ｃが点線で示すものと
なつた場合は、信号ｃの立上り時点で基準パルス
信号ｄが“１”であるのでフリツプフロツプFF
２がセツトされ、遅れ位相信号LGと警報信号
armとが“１”となり、PLL回路の異常により、
基準周波数信号ａに対して被制御周波数信号Ａの
位相遅れが所定範囲より大きくなつたことを示す
ものとなる。
合、その立上り時点では信号ｂは“０”であるの
でフリツプフロツプFF１はセツトされない。そ
して信号ｃの立上り時点で基準パルス信号ｄは
“０”であるからフリツプフロツプFF２もセツト
されない。従つて警報信号armは“０”である。
又遅れ位相が大きくて信号ｃが点線で示すものと
なつた場合は、信号ｃの立上り時点で基準パルス
信号ｄが“１”であるのでフリツプフロツプFF
２がセツトされ、遅れ位相信号LGと警報信号
armとが“１”となり、PLL回路の異常により、
基準周波数信号ａに対して被制御周波数信号Ａの
位相遅れが所定範囲より大きくなつたことを示す
ものとなる。
又第５図のc′に示す進み位相の場合、その立上
り時点で信号ｂが“１”であるのでフリツプフロ
ツプFF１がセツトされ、且つ基準パルス信号ｅ
の立上り時点で信号c′は“０”であるのでフリツ
プフロツプFF３はセツトされない。しかし、進
み位相が大きくなつて点線の如き信号c′が得られ
ると、基準パルス信号ｅの立上り時点で信号c′が
“１”であるのでフリツプフロツプFF３がセツト
され、進み位相信号LDと警報信号armとが
“１”となり、位相の進みが所定範囲より大きく
なつた異常状態を示すものとなる。
り時点で信号ｂが“１”であるのでフリツプフロ
ツプFF１がセツトされ、且つ基準パルス信号ｅ
の立上り時点で信号c′は“０”であるのでフリツ
プフロツプFF３はセツトされない。しかし、進
み位相が大きくなつて点線の如き信号c′が得られ
ると、基準パルス信号ｅの立上り時点で信号c′が
“１”であるのでフリツプフロツプFF３がセツト
され、進み位相信号LDと警報信号armとが
“１”となり、位相の進みが所定範囲より大きく
なつた異常状態を示すものとなる。
前述の如く基準パルス信号ｄ，ｅのパルス幅
を、所定の遅れ又は進み位相範囲のパルス幅とし
て、位相比較器PCによる位相比較出力パルス信
号のパルス幅と比較し、基準パルス信号ｄ，ｅの
パルス幅内であれば正常であると判断するもので
あり、フリツプフロツプFF２が第３図の遅れ位
相判定回路Ｐ２に相当し、フリツプフロツプFF
３が第３図の進み位相判定回路Ｐ１に相当するも
のとなる。
を、所定の遅れ又は進み位相範囲のパルス幅とし
て、位相比較器PCによる位相比較出力パルス信
号のパルス幅と比較し、基準パルス信号ｄ，ｅの
パルス幅内であれば正常であると判断するもので
あり、フリツプフロツプFF２が第３図の遅れ位
相判定回路Ｐ２に相当し、フリツプフロツプFF
３が第３図の進み位相判定回路Ｐ１に相当するも
のとなる。
以上説明したように、本発明は、位相比較器
PCに於ける位相比較器の基準とする基準周波数
信号から一定のパルス幅の基準パルス信号を作成
する基準パルス作成回路PG１、PG２等からなる
手段と、位相比較器PCの出力パルス信号が進み
位相か遅れ位相かを判定する判定回路Ｐと、この
位相判定回路Ｐの判定結果に基づいて位相比較器
PCの出力パルス信号と基準パルス信号とを比較
判定する進み位相判定回路Ｐ１及び遅れ位相判定
回路Ｐ２とを備えて、基準周波数信号ａに対して
被制御周波数信号Ａの位相差が所定の範囲以上の
場合に、位相同期外れ又はそれに近い異常状態と
判定して警報信号armを発生するものであり、デ
イジタル的な処理を行なうものであるから、回路
構成が簡単で且つ安定な動作を行なうことができ
る利点がある。
PCに於ける位相比較器の基準とする基準周波数
信号から一定のパルス幅の基準パルス信号を作成
する基準パルス作成回路PG１、PG２等からなる
手段と、位相比較器PCの出力パルス信号が進み
位相か遅れ位相かを判定する判定回路Ｐと、この
位相判定回路Ｐの判定結果に基づいて位相比較器
PCの出力パルス信号と基準パルス信号とを比較
判定する進み位相判定回路Ｐ１及び遅れ位相判定
回路Ｐ２とを備えて、基準周波数信号ａに対して
被制御周波数信号Ａの位相差が所定の範囲以上の
場合に、位相同期外れ又はそれに近い異常状態と
判定して警報信号armを発生するものであり、デ
イジタル的な処理を行なうものであるから、回路
構成が簡単で且つ安定な動作を行なうことができ
る利点がある。
又位相比較器PCの出力パルス信号について、
進み位相か遅れ位相かを判定し、進み位相の場合
は進み位相判定回路Ｐ１で判定し、遅れ位相の場
合は遅れ位相判定回路Ｐ２で判定するものである
から、判定誤りが生じる可能性が少なく、信頼性
を向上させることができる。
進み位相か遅れ位相かを判定し、進み位相の場合
は進み位相判定回路Ｐ１で判定し、遅れ位相の場
合は遅れ位相判定回路Ｐ２で判定するものである
から、判定誤りが生じる可能性が少なく、信頼性
を向上させることができる。
第１図は位相比較器の動作説明用波形図、第２
図は従来の警報回路のブロツク線図、第３図は本
発明の実施例のブロツク線図、第４図はＤフリツ
プフロツプを用いた本発明の実施例のブロツク線
図、第５図は第４図の各部の信号の一例の波形図
である。 PCは位相比較器、FF１〜FF３はフリツプフ
ロツプ、INV１〜INV４はインバータ、Ｎ１〜Ｎ
３はナンドゲートである。
図は従来の警報回路のブロツク線図、第３図は本
発明の実施例のブロツク線図、第４図はＤフリツ
プフロツプを用いた本発明の実施例のブロツク線
図、第５図は第４図の各部の信号の一例の波形図
である。 PCは位相比較器、FF１〜FF３はフリツプフ
ロツプ、INV１〜INV４はインバータ、Ｎ１〜Ｎ
３はナンドゲートである。
Claims (1)
- １ PLL回路の位相比較器に於ける位相差出力が
所定値以上又は以下のとき警報を発生させる警報
回路に於いて、前記位相比較器に於ける位相比較
の基準とする基準周波数信号から一定のパルス幅
の基準パルス信号を作成する手段と、前記位相比
較器の出力パルス信号が進み位相か遅れ位相かを
判定する位相判定回路と、該位相判定回路の判定
結果に基づいて動作して前記位相比較器の出力パ
ルス信号と前記基準パルス信号とを比較する進み
位相判定回路及び遅れ位相判定回路とを備えたこ
とを特徴とするPLL回路に於ける警報回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5938678A JPS54150564A (en) | 1978-05-17 | 1978-05-17 | Alarm circuit for pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5938678A JPS54150564A (en) | 1978-05-17 | 1978-05-17 | Alarm circuit for pll circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54150564A JPS54150564A (en) | 1979-11-26 |
| JPS6224969B2 true JPS6224969B2 (ja) | 1987-06-01 |
Family
ID=13111783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5938678A Granted JPS54150564A (en) | 1978-05-17 | 1978-05-17 | Alarm circuit for pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54150564A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008180A (en) * | 1989-04-07 | 1991-04-16 | Eastman Kodak Company | Photographic recording material containing a cyan dye-forming coupler |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2412966C3 (de) * | 1974-03-18 | 1979-07-12 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Digitale Einrichtung zum Überwachen der Synchronisation bei Trägerfrequenzeinrichtungen |
-
1978
- 1978-05-17 JP JP5938678A patent/JPS54150564A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54150564A (en) | 1979-11-26 |
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