JPH01158823A - スイッチ機能補償付きディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ 本発明はアナログ信号変換回路に関するものであり、更
に詳しくは一連のディジタル信号ワードすなわちサンプ
ル値から成る並列ディジタル信号流を変換するための従
来の回路に比べて直線性を改良した回路に関するもので
ある。

［発明の背景コ 信号のディジタル・アナログ変換器では通常、ビット並
列なディジタル信号値源を用いて−組みのスイッチの状
態を制御する。−組みのスイッチは抵抗はしご形回路網
のそれぞれのビット入力に対する基準供給電流または基
準供給電圧の印加を制御する。基準供給源と回路網は相
互作用して、各ディジタルサンプルの別々のビット信号
を適当な重みと組み合わせることにより、ディジタル信
号サンプルの値に対応する振幅を持つアナログ信号サン
プルを発生する。

重み付けされた抵抗回路網を使い、演算増幅器を介して
出力を供給する変換器が、ｒ　ＭｃＧｒａｗ−Ｈｉ　１
１　Ｅｎｃｙｃｌｏｐｅｄｉａ　ｏｆ　５ｃｉｅｎｃｅ
　＆　ＴｅｃｈｎｏｌｏｇｙＪ第５版第４巻（１９８２
）の２５７−２５９頁に所載のデイ−中工・ソチ拳シャ
インゴールド（Ｄ、Ｈ，Ｓｈｅｉｎｇｏｌｄ　）執筆の
論文「ディジタル・アナログ変換器」に示されている。

出力は増幅器の帰還抵抗の両端間の電圧として得られる
。

周知のＲ−２Ｒ抵抗はしご形回路網を用いたもう１つの
変換器がエフ・エフ・マズダ（Ｆ、Ｐ、Ｍａｚｄａ）編
集のｒＥｌｅｃｔｒｏｎｉｃｓ　Ｅｎｇｉｎｅｅｒ’ｓ
　Ｒｅｆ’ｅｒｅｎｃｅＢｏｏｋ　Ｊ第５版（１９８３
）の３１／１０−３１／１１頁に示されている。この変
換器では、ディジタル信号によって制御されるスイッチ
とそれぞれのはしご形回路網の並列枝路（はしごの横棒
に相当する枝路）入力との間に電流源接続されたトラン
ジスタが設けられている。基準電流増幅器が必要な電流
を供給し、変換器出力はディジタル・サンプル値に比例
した電流になる。直線性の問題、また基準増幅器に於け
る整定（セトリング）時間ならびに安定性と速度との間
のつり合いについての問題が上記文献に記載されている
。周知のように電流源には変換器の動作に必要な比較的
高電流で追従性（Ｃｏｍｐｌｉａｎｃｅ）に問題がある
。

しばしば生じる問題は利用前に変換器出力を増幅しなけ
ればならないということである。ビデオ・デイスプレー
用などの信号を伝送するための帯域幅と直線性が充分で
、例えばサンプル速度が数十メガヘルツの範囲の高周波
システムでは、増幅器は一般に複雑であるので比較的高
価となるのが普通である。変換器が利用回路を直接駆動
しなければならない場合には、通常、同軸ケーブルのよ
うな伝送線路が必要となる。これは変換器と利用回路を
互いに隣接して配置するのが都合良くない場合が多いか
らである。しかし、変換器のはしご形回路網の出力抵抗
は通常数千オームのオーダであり、このような高抵抗を
伝送線路の特性インピーダンスに整合させるのは難しい
。はしご形回路網の出力インピーダンスを高レベルにし
ている理由は、ダイナミック・レンジ全体にわたって変
換の直線性を、はしご形回路網の並列枝路を駆動する回
路内のスイッチや他のトランジスタの実効抵抗とは独立
にするためである。

［発明の要約］ 従来のアナログ・ディジタル変換器の動作上の制約を緩
和するため、このような変換器に低出力インピーダンス
の抵抗はしご回路網を設けて、アナログ信号を利用回路
に供給するための伝送線路に直結することができるよう
にする。

本発明の一実施例ではＲ−２Ｒはしご形回路網が用いら
れ、はしご形回路網の並列枝路入力を駆動するスイッチ
の出力インピーダンスの実数部をスケーリング（ｓｃａ
ｌｉｎｇ　）することにより、各スイッチの出力抵抗と
それに接続される並列枝路の＝　１５− 抵抗との直列抵抗合計値を、はしご形回路網の下位の回
路網部分からこのような並列枝路抵抗のレール接続点に
現われる実効抵抗と同じにする。

スケーリングされたスイッチ出力抵抗によって任意のサ
ンプル動作時間内のスイッチ駆動時間にやっかいな相違
が生じるような用途では、各スイッチはほぼ同じ遅延時
間の縦続接続されたインピーダンス整合スイッチのチェ
ーンの一部とされる。

必要な遅延の同一さの程度は用途の種類によって決めら
れ、スイッチのチェーンの種々の特徴は異なった程度の
改善をもたらす。このような特徴としては、各チェーン
の信号伝送路全体におけるスイッチの数を等しくするこ
と、全チェーン組の各チェーンに沿ってスイッチ出力コ
ンダクタンスを−様な比でスケーリングすること、チェ
ーンの１つ以上の選択された段にダミー負荷スイッチを
設けることである。変換器のディジタル入力の最上位の
２以上の２連符号化ビットのバーコード化もスイッチに
対する変換器の動作を改善する。

［具体的な説明］ −１６＝ 第１図には本発明によるディジタル・アナログ変換器（
ＤＡＣ）１０が示されている。ＤＡＣＩＯの個々の主要
ブロックを簡単に説明することによりＤＡＣ内に於ける
それらの相互関係を示した後、これらのブロックの各々
について更に詳細に説明することにより本発明のいくつ
かの特徴と利点を示す。

ＤＡＣＩＯはデータ信号源１１を含み、データ信号源１
１はアースを基準とした複数ビットのディジタル信号を
ビット並列の２進コードのワード・フォーマットで出力
する都合のよい任意のものでよい。図示例では８ビツト
のワード（本明細書では時に「サンプル」または「サン
プル値」と呼ぶ）が用いられ、これは並列信号ＮＯから
Ｎ７が含まれる。ＮＯからＮ７に向う程、２進上位とな
る。２進からバーへのデコーダ１２（以後簡単にバーデ
コーダと呼ぶ）もアースを基準とし、データ信号源１１
の２ビツト以上、図示例では３ビツトの最上位ビット（
ＭＳＢ）をラッチの組１３に結合する。デコーダ１２の
性質と目的について後で更に説明する。ラッチの組１３
はデコーダ１２の並列な７出力ビツトの各々に対し、ま
たデータ信号源１１からの入力信号の５ビツトの最下位
ビット（ＬＳＢ）の各々に対して、周知のＤ形フリップ
フロップ回路のようなアースを基準としたラッチ回路が
１つづつ含んでいる。クロック信号源１６からの周期的
信号がラッチ回路の入力に与えられることにより、ラッ
チ回路はデータ信号源１１またはデコーダ１２からの各
入力を同時にサンプリングする。各ラッチ回路の出力イ
ンピーダンスは実質的に同じであり、典型的には５００
オームまたはそれ以上である。

ラッチの組１３のラッチ回路はインピーダンス変換のた
めに使用されるトランジスタ・スイッチ・チェーンの組
１７に対する入力接続回路として機能する。ラッチの出
力は組１７のそれぞれのチェーンを介して出力接続回路
、図示例ではＲ−２Ｒ抵抗はしご形回路網１８のそれぞ
れの並列枝路入力接続部に結合される。チェーン４のよ
うな各チェーンは複数のトランジスタ・スイッチ、図示
例ではスイッチ５のような反転スイッチを複数個含む。

各チェーンの複数のトランジスタψスイッチは縦続接続
されて、ラッチの組１３から回路網１８へ１ビツト位置
の信号を非同期式に伝搬させるために伝送路を形成する
。後で示すように、各スイッチとして、ＣＭＯ８（相補
形金属−酸化物一半導体）反転スイッチを用いることが
好ましい。

しかし、チェーン内の１つ以上のスイッチをナンド・ゲ
ート、ナア・ゲート、伝送ゲート等の他の形式の論理ス
イッチで構成することができる。

回路網１８は受けたビット並列のディジタル信号ワード
を順次対応するアナログ信号サンプルまたはアナログ信
号値に変換し、これらはディジタル・アナログ変換器の
出力端子１９に現われる。

回路網１８は基本的に周知のＲ−２Ｒ構成の回路網であ
るが、後で述べるように変換器の直線性の改善とバーデ
コーダ１２の機能の両方が得られるように修正されてい
る。

端子１９の信号は二重終端された同軸ケーブル２０のよ
うな伝送線路を介して出力回路すなわち利用回路（図示
しない）に結合される。同軸ケーブルを介する多ビット
、低出力インピーダンスのＤＡＣの駆動の速度と精度を
必要とする典型的な利用回路の用途としては機械制御の
ためのロボット型の用途と遠隔位置からのテレメータ精
密データの結合が含まれる。終端抵抗２１および２２が
それぞれケーブル２０の中心導体の入力端と出力端をア
ースに接続し、それらの抵抗値はたとえば特性インピー
ダンスが７５オームのケーブルの場合は７５オームとな
る。

再びバーデコーダ１２について考えると、これはスイッ
チ・チェーンの組１７にトランジスタ・スイッチを用い
ることによって生ずるいくつかのアナログ出力信号の歪
の影響を低減するため、かつ完全２進符号化信号の場合
のインピーダンス変換と比べてスイッチ・チェーンを構
成するのに必要な半導体の面積を小さくするために設け
られる。

上記の歪減少は、最悪条件のもとで、すなわちＤＡＣの
レンジ中央のレベルを横切る２進コード表示の伝送に於
いて状態を変えなければならないチエージの組１７の最
終段のスイッチの数を減らすことによって生ずる。図示
例で用いられている反転ＣＭＯＳトランジスタ・スイッ
チは以下に更に詳しく説明するように非対称スイッチン
グ特性を示すことが知られている。これらの非対称特性
によって、変換器のアナログ出力に望ましくない信号レ
ベルの伝送時間および振幅のエクスカーション（ｅｘｃ
ｕｒｓｉｏｎ　）が生じることがある。時にはＤＡＣは
非常に高いワード伝送速度のディジタル信号に対して動
作しなければならないので、それらのエクスカーション
の影響を消失させるまでに各サンプル時間のかなりの部
分が費され、その結果アナログ出力に望ましくない歪が
生じる。現在の最新技術のＣＭＯＳスイッチを使ったと
きのこのような高ワード伝送速度は、数十メガヘルツの
範囲の伝送速度、たとえば４０Ｘ１０６ワ一ド／秒の伝
送速度である。

今述べた伝送時間のエクスカーションの影響はデータ信
号源１１からの信号の最上位の少なくとも何ビットか、
図示例では３ビツトをいわゆる「バー（ｂａｒ　）　Ｊ
フォーマットに復号して、入力情報がその可能な値の範
囲を順次通る所定の時点に状態を変えるビット数を最小
限にすることにより軽減される。出力端子１９に与えら
れる電流の大きな変化は２進符号化された最上位の３ビ
ツト位置で生じる。端子１９のアナログ信号にステップ
状の変化を生じる場合、２進符号化された３ビツトの位
置に対応するバー符号化された位置の、チェーンの組１
７の最終段のスイッチは、バー符号化を行なわない場合
すなわち２進符号化の場合におけるソースとシンクの組
合わせではなくて、すべてソースとなるか、またはすべ
てシンクとなる。このことは第４図から明らかである。

第４図はバー符号化されたビットに関係するＤＡＣ入力
振幅の増大により１ビツト以上が高レベルになること、
すなわち電流のソースを必要とすることを示している。

同様に、入力振幅の減少により１ビツト以上が低レベル
になること、すなわち電流のシンクを必要とする。これ
に対して同じ３ビツトが２進符号化された場合には、シ
ーケンスのレンジ中央の点を通過する増加に対して３ビ
ツトの全部が同時に状態を変え、第３図に示すように１
つのソース電流と２つのシンク電流との差を出力端子１
９に与える。バーコードは周知の交差結合（ツイスト）
型リングカウンタ、ジョンソン（Ｊｏｈｎｓｏｎ　）カ
ウンタまたはメビウス（Ｍｏｅｂｉｕｓ　）カウンタの
出力の１サイクルに類似している。これらはすべて、最
下位のすべてが「０」のパターンから始まって、サイズ
が大きくなるすべてが「１」のパターンがＬＳＢ位置か
らＭＳＢ位置に向って動くように見える信号状態の逐次
的なパターンに特徴がある。

第２図は２進符号化ビットＮ５．Ｎ６およびＮ７を対応
する７つのバー符号化ビットＢ５Ａ、Ｂ６Ｂ、Ｂ６Ａ、
Ｂ７Ｄ、Ｂ７Ｃ，Ｂ７Ｂ、Ｂ７Ａ（後の方はど」１位）
に復号するためのデコーダ１２を構成する論理回路の一
形式の回路図である。

各バー符号化ビットに対して２段階の論理を使用するこ
とにより、デコーダのすべてのビット回路の径路で信号
伝搬遅延が実質的に等しくなる。バ一符号化ビットに３
桁の参照キャラクタを用いることニヨリ、バー符号化ビ
ットとはしご形回路網１８内のそれに対応する２進レベ
ルの並列枝路の処理との対応性を容易にしている。

各バー符号化ビットを求めるためのプール代数による式
は次の通りとなる。これはバーコードの下位から上位へ
の順に記してあり、第２図の論理回路も表わしている。

Ｂ５Ａ＝Ｎ７＋Ｎ６＋Ｎ５ Ｂ６Ｂ＝Ｎ７十Ｎ６ Ｂ６Ａ＝Ｎ７＋　（Ｎ６・Ｎ５） Ｂ７Ｄ＝Ｎ７ ８７　Ｃ＝Ｎ　７・　（Ｎ６＋Ｎ５） ８７Ｂ＝Ｎ７・Ｎ６ Ｂ７Ａ＝Ｎ７・Ｎ６・Ｎ５ 第３図および第４図はそれぞれデコーダ１２の２進符号
化ビットの状態入力およびデコーダからのバー符号化ビ
ットの状態出力をそれぞれＤＡＣ入力振幅サンプル値に
対して示す信号状態図である。第４図かられかるように
どのサンプル値に対−２４＝ するバーコード・パターンでも、“１″のビットは連続
して存在し、また“０”のビットも連続して存在する。

どのサンプル値表現でもビット状態“１”と“０“の間
の遷移は１つ以下であり、表現し得る値のシーケンスで
は１つの値から隣接の値への変化には１つのビット状態
の遷移しか含まれない。特に注意すべきことは（２進の
場合の）最悪状態では、すなわち図示した８ビツトの例
における入力振幅値１２７と１２８との間のレンジ中央
の遷移では、状態を変える唯一のバー符号化ビットはビ
ットＢ７Ｄである。もちろん相次ぐ２つのサンプル時点
の間に入力サンプル値が３１（すべてが“０”）から２
５５（すべてが“１”）に変った場合、１回の動作で７
つのバー符号化ビットが状態を変えるのに対して、２進
符号化ビットは１回の動作で３ビツトしか状態を変えな
い。

しかしここに述べる種類の多ビットの信号のインピーダ
ンス変換を必要とするシステムでは、ディジタル入力の
上位の３つの２進符号化ビットに対するバーコード・シ
ーケンスで２つ以上の逐次的なレベルのステップを含む
ような多重−ステップのアナログ・サンプル・レベルの
変化を含む大きなエクスカーションの発生は通常、帯域
制限によって防止される。

前に述べたように、ラッチの組１３は１２個のクロック
作動式り形フリップフロップ回路（図示していない）を
含む。このような各フリップフロップはデータ入力接続
部、データ入力の信号をサンプリングするようにフリッ
プフロップを作動させるためのクロック入力接続部、お
よび真とその反転の出力接続部を有し、組１３では真の
出力接続部だけが用いられる。これらのフリップフロッ
プ回路の各々の出力インピーダンスの実部すなわちコン
ダクタンスは通常５００オームのオーダである。しかし
、二重終端された同軸ケーブルを駆動するのに増幅器を
必要としないような低抵抗はしご形回路網はインピーダ
ンス不整合による反射の問題が生じないようにケーブル
を駆動するために出力インピーダンスがずっと小さくな
ければならない。この低抵抗回路網はその個々の並列枝
路に対して対応する。低出力インピーダンス源で駆動し
なければならない。すなわちこれらのインピーダンスが
本質的に単調動作のＤＡＣの直線性を損なわないように
しなければならない。したがって、各チェーンを介して
ほぼ等しい伝搬遅延で低抵抗はしご形回路の各並列枝路
を駆動するために必要な電流レベルを作るためにＣＭＯ
Ｓスイッチ・チェーンの組１７が設けられる。最終段の
すべてのスイッチをほぼ同時に動作させるために伝搬遅
延が等しくなければならない。

スイッチ・チェーンの説明を続ける前に、ここでは抵抗
はしご形回路網１８について若干詳しく説明する。回路
網１８は基本的には通常のＲ−２Ｒはしご形回路網であ
って、それにバーデコーダ１２の使用に合わせていくつ
かの変更を加えたものである。このようなはしご形回路
網では抵抗値Ｒのレール（ｒａｉｌ）抵抗が回路網のア
ナログ出力端子１９とアースとの間に直列に接続される
。このようなレール抵抗はＤＡＣに対する２進符号化さ
れた入力ワード・ビット信号の各隣接対に対するはしご
の横棒（すなわち並列枝路）の抵抗の接続点の間に１つ
づつ設けられる。更に、Ｒ−２Ｒはしご形回路網で通常
行なわれるように、最下位のレール抵抗Ｒとアースとの
間に抵抗値２Ｒの抵抗が設けられる。

はしご回路網の並列枝路の抵抗値２Ｒはレール直列接続
部内の共通回路点に接続された１つ以上の抵抗として実
現される。２進符号化された各ディジタル入力は対応す
る並列枝路の抵抗値２Ｒの抵抗に印加され、この抵抗は
レール抵抗の２つの端子のうちアースから電気的により
離れた方の端子に接続されている。ケーブル２０の終端
抵抗２１および２２がそれぞれ７５オームである（ケー
ブル２０の両端を７５オームで終端すると３７゜５オー
ムの静的負荷に相当する）用途では、はしごのレール抵
抗値Ｒは約１５０オームであり、並列枝路の抵抗値２Ｒ
は３００オームであり、基準電圧源は５ボルトであり、
はしご形回路網は二重終端された７５オームのケーブル
２０に１ボルトのフルスケール電圧を与える。

第１図かられかるように、複数の並列回路抵抗を用いて
実質的に抵抗値２Ｒの並列枝路抵抗を形成することによ
り７つのバー符号化ビットをはしご重み付け方式に組み
込む。これらの抵抗は等価回路で見れば並列回路になっ
ていると考えられる。

と云うのは、各抵抗は常にその駆動スイッチ・トランジ
スタおよび基準電源接続部の一方または他方を介してア
ース帰線に接続されるからである。

したがって、チェーンの組１７の出力に現われるバー符
号化された最上位の４つのビットＢ７Ａ乃至Ｂ７Ｄは４
個のレール抵抗３１に結合される。

この４個のレール抵抗３１はそれぞれ抵抗値が８Ｒであ
り、同じ電気的な点、すなわち出力端子１９に隣接し且
つレール抵抗３２の（図に示すような）最上部にある点
でレール抵抗の直列回路組合せにすべて接続される。同
様に、チェーンの組１７の出力に現われるバー符号化ビ
ットＢ６ＡおよびＢ６Ｂはそれぞれ抵抗値が４Ｒの２個
の並列枝路抵抗３３を介してレール抵抗３２と３６の間
の共通電気点でレール抵抗の直列回路組合わせに接続さ
れる。最後に、チェーンの組１７の出力に現われるバー
符号化された単一ビットのゼット群Ｂ５Ａは通常の抵抗
値２Ｒの並列枝路抵抗３７を介してレール抵抗３６と３
８との間の共通電気点でレール抵抗の直列回路組合わせ
に接続される。ここで、バー符号化機能を追加した場合
のはしご形回路網のＲ−２Ｒ抵抗関係は、図示のような
バー符号化を介在させることなく入力の２進符号化ビッ
トの８ビット全部を加えた場合と変らない。

低抵抗Ｒ−２Ｒはしご形回路網の個々の抵抗の製造許容
差は並列枝路抵抗とレール抵抗との間のＲ−２Ｒ比が精
密に維持されている限り厳しくない。この比は集積回路
製造プロセスで維持するのは通常比較的容易であるが、
並列枝路を駆動するために接続されたスイッチの出力イ
ンピーダンスがこの並列枝路の抵抗値２Ｒ＝３００オー
ムの抵抗に対して影響を及ぼす場合に乱される。例えば
、８ビツトに対して５１２分の１より良い全体の直線性
が要求されるときに本実施例で使用されるＭＯＳ）ラン
ジスタは上記の３００オームの並列枝路抵抗と比べてま
だ影響の大きい５乃至２０オームの最大導通抵抗を持つ
。２Ｒ−３００オームの最大抵抗の例では、ＬＳＢスイ
ッチ５５は相対抵抗値３２ｒを持つ。この抵抗値３２ｒ
は２Ｒ−３００と同じオーダの大きさとなるべきである
。この例では、正確さをあまり損なわずに２０オームま
でのスイッチ抵抗値を使うことができる。

第１図に於いて、適切なりＡＣ全体の動作を生ずるため
、はしご形回路網１８の各並列枝路抵抗は使用されてい
る２進コードまたはバーコードに従ってディジタル信号
情報状態によってきまる所定の電流レベルまたは低イン
ピーダンス中アース接続（ゼロ電流レベル）のいずれか
を受ける。したがってＤＡＣ動作のすべての時点に於い
て各並列枝路抵抗と直列にスイッチ抵抗がある。図示例
でＣＭＯＳトランジスタを用いた場合のスイッチ抵抗は
トランジスタのデバイス幅Ｗ、すなわちゲート端子幅の
関数である。デバイス半導体材料の上に設置されたゲー
ト端子は幅が広い程、デバイスの導通抵抗ｒが小さくな
り、デバイスのコンブクタンスＧが大きくなる。第５図
および第６図は代表的なＭＯＳ）ランジスタについてそ
の幅寸法を示し、第７図はこのようなトランジスタを縦
続接続して反転スイッチを構成した場合を示す。

第５図および第６図はそれぞれ、トランジスタの本体３
９としてＰ形導電材料を使用し、２つの隣接したＮ形材
料の拡散領域すなわちドレーン４０とソース４１を有す
るＭＯＳトランジスタの上面図と断面図である。絶縁材
料の層４２がデバイスの拡散領域側の上に重なり、それ
ぞれの拡散領域に対するドレーンとソースのリード用の
窓がそれを貫通している。図示しないがたとえば二酸化
シリコンなどの絶縁材料の一部の上のゲート金属化部４
３がトランジスタ本体を囲み、デバイス幅Ｗを規定する
。デバイス幅Ｗはデバイスの導通抵抗と種々のデバイス
寄生容量をきめる。これらの抵抗値および容量値は、出
力インピーダンスが異なるが信号伝搬遅延が実質的に等
しいインピーダンス変換を行なうチェーンの組１７を構
成するために用いられる。Ｎ形トランジスタは第５図お
よび第６図に示すのと同じ構成であるが、Ｐ形材料とＮ
形材料の位置が入れかわっている。

第７図はチェーンの組１７で用いられる形式の任意の１
対のＣＭＯＳスイッチ４６および４７を示す。スイッチ
４６は直列に接続されたＰ形トランジスタ６９とＮ形ト
ランジスタ７０を含む。スイッチ４７は直列に接続され
たＰ形トランジスタ６４とＮ形トランジスタ６５を含む
。ＣＭＯＳトランジスタのかわりに相補的なバイポーラ
・トランジスタを用いることもできる。更にこの２個の
スイッチはリード５８および５９により正の基準電圧源
＋ＲＥＦとアースとの間に接続される。この基準電圧源
とアースは第１図に示す組１７の簡略して示した各スイ
ッチ中に含まれている。寄生ゲート・ソース間容量Ｃお
よびゲート・トレーｓ ン間容量Ｃｇｄ１ならびに駆動側のスイッチ４６および
被駆動側のスイッチ４７の出力インピーダンスの導通抵
抗値ｒ　および’ｄｎが第７図に破線でｒ 略示しである。スイッチ４７について示したように、各
スイッチの信号入力はリード６０を介してトランジスタ
のゲート端子に並列に与えられる。

出力はリード６１にトランジスタのドレーン端子から並
列に与えられる。

スイッチへの入力信号はスイッチのトランジスタのゲー
ト端子の実質的に開放回路の高入力抵抗に与えられ、基
準電圧と比べて高い２確信号状態または低い２確信号状
態を持つ。入力の高信号状態はＮ形トランジスタをター
ンオンし、Ｐ形トランジスタをターンオフする。それら
の導通状態により、スイッチの出力リード（６１）は、
そのスイッチが別の１つのスイッチを駆動する場合には
アース電位になり、また該スイッチがはしご形回路網の
並列枝路抵抗を駆動する場合には導通しているトランジ
スタの内部導通抵抗ｒによる電圧降下に対応する僅かに
正の電圧になる。入力が低信号状態のときは、Ｐ形トラ
ンジスタがターンオンし、Ｎ形トランジスタがターンオ
フする。これらの導通状態により、スイッチの出力リー
ド（６１）は、そのスイッチが別の１つのスイッチを駆
動する場合には基準電圧レベルとなり、また該スイツチ
がはしご形回路網の並列枝路抵抗を駆動する場合には導
通状態のトランジスタの内部抵抗ｒによる電圧降下分だ
け基準電圧より低い電圧となる。

周知のようにＰＭＯＳトランジスタＮＭＯ８）ランジス
タは若干界なる方法で製造されるので、それぞれの導通
抵抗は少し違っていることが多い。

この差はデバイスの製造バッチを通じて一様であり、ま
た各バッチ内のチップのすべてのトランジスタにおいて
一様であるが、各バッチについてＰＭＯＳトランジスタ
とＮＭＯ８）ランジスタてどちらがより大きい導通抵抗
を持つか予測することはできない。ＭＯＳ）ランジスタ
の全出力抵抗ｒもトランジスタのゲート幅Ｗに正比例し
て変化し、コンダクタンスＧは逆比例して変化する。同
様にトランジスタの容量ＣおよびＣｇ、もトランジスｓ 夕のゲート幅Ｗに正比例して変化する。

次にそれぞれの並列枝路を駆動するスイッチに対するは
しご形回路網の動作をより詳細に調べて、スイッチの抵
抗がＲ−２Ｒ比の精度に及ぼす静的な影響について検討
する。線形はしご形変換機能の場合、スイッチ抵抗を無
視すると、第１図の端子４８のようなレール端子からは
しご形回路網の接地端に向って見た回路網の抵抗値は、
並列枝路抵抗値２Ｒと同じ大きさの抵抗の一対すなわち
抵抗５０および５１を並列にしたものの実効抵抗値であ
る。この実効抵抗値は次の形で表わすことができる。

これはそれぞれの抵抗５０と５１が等しいので次のよう
にレール抵抗値Ｒとなる。

Ｒｏ４８＝Ｒ 回路網の次のレール端子５２から見た新しい実効抵抗値
は次のように表わされる。

値Ｒ４９の和が並列枝路の抵抗値２Ｒと等しくない、ま
た抵抗５６の抵抗値Ｒ５６と等しくなるので、次のよう
にレール抵抗値となる。

ｏ５２−Ｒ 同様に、出力端子１９を含む他のレール端子に於ける実
効抵抗値はスイッチ出力抵抗を無視するとＲに等しくな
る。

導通抵抗ｒ、すなわち現在の技術状態に於ける最大の幅
の実用的なスイッチのスイッチ出力インピーダンスの実
部は約１オームから３オームである。この値は上記並列
枝路の抵抗値２Ｒの３００オームに対して明らかにかな
り大きな値である。

はしご形量数の直線性は必要なＲ−２Ｒ関係を歪ませる
このようにかなり大きいスイッチ抵抗によって損なわれ
ることがわかった。しかし以下に述べるようにこの悪影
響は適切な補償回路構成によってかなり低減することが
できる。

１つの補償ステップはレール抵抗５１とアースとの間に
Ｎ形トランジスタ５７を接続し、その導通抵抗ｒ５□を
並列枝路抵抗５０を駆動するチェーンの最終段スイッチ
５５の導通状態の抵抗ｒ５５と等しくすることである。

トランジスタ５７のゲート端子は第６図のスイッチのＮ
形トランジスタをターンオンするために使用されるのと
同じ電圧の正電圧源５８によって永久的にバイアスされ
る。

これにより実効抵抗値Ｒ８４８は実効（すなわち合計）
抵抗値の等しい枝路を並列に組合せたものとなる。すな
わち、並列の各枝路は同じスイッチ抵抗値を含む。この
同じスイッチ抵抗値はここでは便宜上ｒ４８と表わす。

したがって、端子４８から接地端に向って見た実効抵抗
値Ｒ８４８は次のようになる。

ここで、Ｒ＝Ｒ＝２Ｒで’　５５＝　ｒ５７””　’　
４８であるので、 Ｒ＝（Ｒ＋ｒ４８／２） 次に、はしごのすぐ上の段の端子５２から見た場合、実
効抵抗値Ｒ８５゜を構成する抵抗の並列組合わせ内での
抵抗値の対称性を維持するため、並列枝路の抵抗５６に
接続されたスイッチ５４の抵抗は端子４８における実効
抵抗値のスイッチ抵抗成分（ｒ４８）／２に等しい値を
持たなければならないことかわかる。抵抗５５と直列の
スイッチ抵抗の値はこのとき（ｒ４８）／２でなければ
ならない。

そのとき、端子５２に於ける新しい実効抵抗値Ｒ８５２
は次のようになる。

Ｒｏ５２＝Ｒ＋　ｒ４８．／４ それぞれの抵抗値２Ｒの並列枝路を駆動する各スイッチ
についてスイッチ抵抗がどんな値でなければならないか
をきめるために、」１記のスイッチ抵抗スケーリング・
アルゴリズムを反復的に適用する。その結果、並列枝路
の位置が１つ上位に上るごとにスイッチ抵抗の抵抗値が
半減し、はしご形回路網に沿った各段で実効並列抵抗値
計算の対称性が維持される。

実用的なスイッチ抵抗値の範囲は一方の極限が用途に応
じた実用的な最も幅の広いスイッチの抵抗値によって制
限される。この実用性を決定する２つの要因はチップ上
に充分に大きな個別のトランジスタを形成する際に使用
される半導体材料の面積と製造の困難さである。スイッ
チ抵抗値の範囲の他方の極限は製造が現実的な最小のス
イッチの抵抗値によって制限される。第１図において、
スイッチ抵抗スケーリング・アルゴリズムを適用した場
合の、はしご形回路網の抵抗に接続されたそれぞれのス
イッチの抵抗値は、それぞれのスイッチたとえばスイッ
チ５４および５５のそばに“ｒ″を付した記号によって
示されている。“ｒ″の左の数字は組１７の最終段の他
のスイッチの抵抗値と比べたときの抵抗値の相対な大き
さを表わす。この場合、“１ｒ”は単位抵抗値であって
、これは、上記の範囲内でＬＳＢの並列枝路のスイッチ
に適したレベルに達するまで下位の並列枝路のスイッチ
の抵抗値を順次倍増できるように実用的な最小の抵抗値
すなわち最も広いゲートを持つスイッチの抵抗値に等し
い。このようにして第１図ではＬＳＢの並列枝路に対す
るスイッチ５５はその出力インピーダンスの実部すなわ
ちその出力抵抗値としてｒ３２　ｒＪを有する。次のよ
り上位の並列枝路のスイッチ５４の出力抵抗値は１６ｒ
となる。以下同様にして、はしごを上に１段あがるごと
に並列枝路駆動スイッチ出力抵抗値が半分になり、やが
てバー符号化ビットに対するスイッチに達する。

バー符号化ビットに対しては、はしご形回路網の抵抗を
駆動するすべてのスイッチは抵抗値が１ｒである。すべ
てのバー符号化ビットに対して同じ大きさのスイッチを
用いるのははしご形回路網に於けるそれらのスイッチの
前述した処理の結果である。すなわち、バー符号化され
た最下位ビットＢ５Ａは２連符号化ビット位置のスケー
リング・スイッチ抵抗の自然の頂点として単位出力抵抗
値１ｒを持たせ、値２Ｒの単一の並列枝路抵抗を駆動す
る。バー符号化ビットＢ６ＡおよびＢ６Ｂは通常の大き
さの２倍（すなわち４Ｒ）の並列接続された並列枝路抵
抗を駆動する。そしてスケーリング・アルゴリズムに従
ってそれらの対応する２個の駆動スイッチの組み合わさ
れたスイッチ出力抵抗値はｒ／２、すなわちビットＢ５
Ａのスイッチのスイッチ抵抗値１ｒの半分でなければな
らない。このようにして、Ｂ６ＡおよびＢ６Ｂのバー符
号化ビットに対する並列枝路駆動スイッチの個別の出力
抵抗値はそれぞれ１ｒで、それらの並列組合わせの抵抗
値はｒ　／　２でなければならない。同様に、バー符号
化ビットＢ７Ａ乃至Ｂ７Ｄは通常の並列枝路抵抗の大き
さの４倍（すなわち８Ｒ）の並列接続された並列枝路抵
抗を駆動する。

そしてそれらの対応する４個の駆動スイッチは組合わさ
れて出力抵抗値がｒ　／　４、すなわちビットＢ６Ａと
８６Ｂの組合わせスイッチ抵抗値ｒ　／　２の半分とな
る。この場合、それらの個々のスイッチ出力抵抗値はす
べて単位値１ｒである。

今述べたような並列枝路を駆動するスイッチ抵抗のスケ
ーリングのため、はしご形回路網は実質的に線形ディジ
タル変換を行う。すなわち、信号源１１からの８つの入
力２進符号化ビットＮ０−Ｎ７によって表わすことがで
きる全範囲の値にわたって、それらの２進符号化ビット
によって表わされる値の増分毎に、ＤＡＣアナログ端子
１９の値が対応して同じ方向に増分する。バー符号化を
用いない場合、正しいスケーリングのため必要とされる
スイッチ抵抗値の範囲は信号源１１から与えられる７ビ
ツトの２進符号化ディジタル信号に対して１ｒから１２
８ｒまでに拡大されること、およびこのようにスイッチ
出力抵抗値の範囲がより大きくなることによりそれらの
駆動スイッチおよびスイッチ・チェーンの組１７内のそ
れらに関連したスイッチを具現するのに必要な半導体材
料の面積がずっと大きくなることに注意されたい。

スイッチ・チェーンの組１７は本願発明者による１９８
７年１０月５日出願の米国特許出願第１０４４０５号に
記載されているものである。これを更に詳しく検討する
。並列枝路駆動点に於ける今述べたスイッチ抵抗スケー
リングによりはしご回路動作の直線性が維持されるが、
必ず生ずる並列枝路駆動スイッチのコンダクタンスの差
異により対応する寄生容量の影響に差異が生ずる。した
かって、スイッチは異なる動的な動作特性を示し、これ
は以下に述べるようにチェーンの出力に無視できない影
響を与える。

動的な動作特性の差異の第１はスイッチのコンダクタン
スの差異から生ずるスイッチ動作の時定数の差異である
。時定数の差異に対応して組１７内のチェーン間で信号
伝搬遅延に差異が生じる。

ディジタル信号ワードのビット信号に対する実質的に一
様な駆動源出力インピーダンスからそれらの信号に対す
る実質的に低くて異なる変換出力インピーダンスへの所
望のインピーダンス変換を行なうために組１７に複数段
のスイッチが設けられる。更に、変換動作を過渡に遅ら
せることなく、また変換出力に支障をきたすレベルのス
プリアス信号エクスカーションを生ずることなく変換を
行なわなければならない。このときチェーンの組は所定
の膜内のチェーン間で、および所定のチェーンに沿って
異なる出力コンダクタンスを持つことのあるスイッチの
マトリックスである。それらの異なるコンダクタンスは
それに対応して異なる寄主容量を持ち、これはスイッチ
のマトリックスを通じてスイッチ動作に異なる時定数を
もたらす。

時定数の差異はそれぞれのチェーンの間に伝搬遅延の差
異、したがってその組の出力段スイッチの動作の不一致
を生じさせる。ある段のスイッチ動作の不一致は組１７
によって駆動される回路に種々の欠点を生じさせる。Ｄ
ＡＣの場合には、これらの欠点としては忠実に作成しな
ければならない線形出力からのアナログ出力の歪が含ま
れる。

第１図では、スイッチ・チェーン間の遅延が大体等しく
なるようにするため、各スイッチ・チェーンに同数の段
が設けられる。ＣＭＯ８反転スイッチを使用する実施例
では、各スイッチに使用される相補的な導電型のトラン
ジスタの製造に固有のコンダクタンスの対称性の欠如を
打消す傾向を持たせるためにこのようなスイッチを偶数
段用いる。非対称性であると、それに対応して動作時定
数の非対称性が生じるが、これは偶数段の反転スイッチ
で平均化されて除かれる。

更に、各チェーンのスイッチ出力インピーダンスの出力
コンダクタンスはチェーンに沿ってスケーリングされて
、出力コンダクタンスの一様な股間比Ｆが得られるよう
にする。したがって、所望の信号伝搬速度に対して最小
段数で所望のインピーダンス変換を実現することができ
る。−様な比Ｆはスイッチの動作時定数を均等化するの
で、チャネル間の伝搬遅延を一様にする。代数的に表わ
すと、 Ｆ＝Ｇｏｄｎ／Ｇｏｄｒ となる。但し、ＧｏｄｎとＧ。ｄ、はそれぞれスイッチ
・チェーンに於ける被駆動段と駆動スイッチの出力コン
ダクタンスである。組１７内のスケーリングの全体的な
様子を示すため、組１７内の各スイッチを表わす三角形
表示の中に数字が示しである。チェーン内のコンダクタ
ンスφスケーリングの開始点は回路網１８に対する組１
７の出力段についての前述の抵抗スケーリングによって
設定される。したがって最終段のバー符号化スイッチは
すべて単位出力抵抗値１ｒであり、したがって三角形の
スイッチ表示の中の数３２で表わされる最大コンダクタ
ンスを持つ。その点から最終段スイッチの抵抗値は３２
ｒまでスケールアップされるか、対応する最終段のコン
ダクタンスはスイッチ５５の単位コンダクタンス“１”
までスケールダウンされる。

使用されるべき比Ｆの正確な値は厳密なものではなく、
チェーンの組１７の用途が異なれば違ってもよい。Ｆの
値が大きいとより大きなグリッチ（ｇｌｉｔｃｈ）が生
じやすい。すなわち更に詳しく説明するようにディジタ
ル・アナログ変換器に望ましくないアナログ出力信号エ
クスカーションが生じやすい。サンプル期間の一部でグ
リッチが消散し得る低い動作速度では、グリッチの大き
さはあまり問題とならない。低速動作たとえば約１メガ
ヘルツの場合、１０近くのＦの値で充分である。

組１７が約４０メガヘルツのサンプル速度で動作するＤ
ＡＣの一部である実施例の場合、２の値で良好に動作す
ることがわかった。組１７のスイッチ表示の中の数字に
よって示すようにバー符号化チェーンのすべてのスイッ
チは、出力コンダクタンスを出力段の“３２”から中間
の４段を通って入力段の“１”までスケーリングするよ
うに比Ｆ＝２に固定される。バイポーラ・トランジスタ
のスイッチを用いた場合には、どんな用途でもＣＭＯＳ
スイッチの場合よりＦの値は高くなる。

組１７内のすべての入力段スイッチたとえばスイッチ５
は単位コンダクタンス“１”が割り当てられるので、２
連符号化ビットの位置に対するチェーンの中で、比Ｆ＝
２を一様に使用し、かつ前に述べた出力段に対するコン
ダクタンス（抵抗）のスケーリングを行えるように何ら
かの処置を行わなければならない。この問題は１つのチ
ェーン内のどの対の段でも、たとえばビットＮ４のチェ
ーンのスイッチ６２および６３で解決される。ここでは
そのチェーンの伝送路のスイッチに比Ｆを適用すること
はＦに合わないように思われる。これを解決するため、
被駆動段にダミー負荷スイッチ６６を付加して、その段
のコンダクタンスを伝送路内のスイッチ６３とダミー負
荷スイッチに分ける。ダミー負荷スイッチ６６の入力は
スイッチ６２から並列に駆動されるように接続されるが
、その出力は同じチェーンの伝送路内の他のどのスイッ
チも駆動しない。場合によっては、ダミー負荷スイッチ
にそれ自身のスイッチ負荷を設けるが、それはチェーン
の入力と出力との間のチェーン伝送路の中ではない。第
１図かられかるように、スイッチ６３の出力コンダクタ
ンスはそれにより駆動されるスイッチ６７に対して比Ｐ
＝２を満足する。スイッチ６３のチェーン段の合計出力
コンダクタンス、すなわちスイッチ６３および６６のコ
ンダクタンスはその駆動段スイッチ６２に対して比Ｆ−
２を満足する。ダミー負荷スイッチを適用するこの手法
はどんなチェーンが与えられても必要な回数だけ同様に
適用される。例えば、ＬＳＢスイッチ５５のチェーンで
は５回使用される。

用途によっては、チェーンの組の出力段の動作に付加的
な精度が必要とされ、これは各ダミー負荷スイッチにも
う１つのスイッチ段、すなわちスイッチ６６によって駆
動されるスイッチ６８を付加することによって得られる
。その理由はスイッチの動作速度がその負荷の容量によ
って部分的にきまるからである。したがって、スイッチ
６２の負荷を精密に固定するため、その被駆動スイッチ
６３および６６にはともにほぼ同一の負荷が加えられる
。更に精度を上げるためにスイッチ６８の付加的な負荷
を加えることもできるが、通常は必要でない。

時定数の差異の影響とは別にやはり製造工程の差異の結
果として生じるもう１つの動作的な動作特性の問題は、
各スイッチのＮＭＯ３）ランジスタとＰＭＯＳトランジ
スタのスイッチング速度が通常異なることであり、デバ
イスの各製造バッチでどちらのトランジスタの方が早い
か予測できないことである。スイッチング時間の差異の
結果として、明らかなように、各スイッチの両トランジ
スタが各スイッチ動作で交互に導通状態になるチェーン
の組１７の最終段スイッチの出力で問題が生じる。この
交互の導通ははしご形回路網１８とアナログ出力端子１
９を通って流れる電流を著しく変化させる。最悪状態は
ＤＡＣの全範囲の中央点、図示例では１２７と１２８の
値の間に於けるディジタル・ワード値の変化の時点に生
じる。というのは、全２進符号化表現では最上位のスイ
ッチが一方向すなわちオン（またはオフ）に１２８単位
の電流を変化させ、下位の７個のスイッチが一緒になっ
て他方の方向すなわちオフ（またはオン）に１２７単位
の電流を変化させるからである。

たとえば第７図のスイッチ４７が最終段スイッチである
とすれば、このスイッチのＰ形トランジスタ６４がター
ンオンして伝導状態になったとき、Ｐ形トランジスタ６
４は基準電源リード５８からの電流をリード６１に供給
するすなわちソースとなる。Ｎ形トランジスタ６５はタ
ーンオンして伝導状態になったときスイッチ出カリード
ロ１からアース接続リード５９に電流を引き込む、すな
わちシンクとなる。リード６０に正の信号が加えられる
とＮ形トランジスタ６５はターンオンし、Ｐ形トランジ
スタ６４はターンオフする。リード６０にアース電位の
信号が加えられるとＮ形トランジスタ６５はターンオフ
し、Ｐ形トランジスタ６−５１　＝ ４はターンオンする。

この２つの形のＭＯ８Ｉ−ランジスタ・スイッチが同時
に起動された場合、過渡現象の影響が相殺して、残る雑
音差は許容できる。しかし、２つの形の実際のトランジ
スタはスイッチング速度に差異がある。任意の１サンプ
ル時間に多数単位のＤＡＣ出力電流をターンオンする１
個または複数のトランジスタによって、消散する前に信
号サンプル時間の大部分を必要とする、大きな過渡的な
アナログ信号エクスカーション、たとえば単一のしＳＢ
の大きさのエクスカーションの８倍以上のエクスカーシ
ョンが生ずることがある。時にグリッチ（ｇｌｉｔｃｈ
）とも呼ばれるこのようなエクスカーションが、全２進
符号化ワードの場合に値１２７と１２８の一方から他方
へそしてその逆に遷移したときに生じる様子を第８図に
示しである。このようなエクスカーションの最終的な影
響は遷移の方向とケーブル２０の出力に結合された利用
回路の種類によって左右されるが、少なくとも真のディ
ジタル入力サンプル値を表わす平均アナログ信号を大幅
に変える。デイスプレー装置に結合されたビデオ信号の
場合には、その影響は輝度のブルーミングまたは類似し
た色の表示物体間の分割線の強度の不自然な増加または
減少となる。チェーンの組１７に結合する前に最上位の
２ビット以上をバー符号化することにより、最悪状態の
範囲中央の遷移時点および他の大きな２進情報遷移時点
にターンオンしなければならない組１７の最終段スイッ
チの数が大幅に減る。この減少によりスイッチ動作の上
記ビデオ・デイスプレーに対する影響が除去され、ＤＡ
Ｃの殆んどの用途に於いて平均アナログ信号値の変化が
許容できるレベルにまで下ることがわかった。

特定の用途について本発明の説明を行なったが、当業者
にとって明らかな付加的な応用、実施の態様、および変
更は本発明の趣旨と範囲の中に含まれるものである。

【図面の簡単な説明】

第１図は本発明によるディジタル・アナログ変換回路を
示す回路図である。第２図は第１図の変換器に有用な２
進からバーへのデコーダ回路の論理回路図である。第３
図および第４図は第２図の２進からバーへのデコーダの
動作を例示する信号状態図である。第５図および第６図
はそれぞれ本発明を実施するために用いられるＣＭＯ８
）ランジスタ反転スイッチの上面図および断面図である
。 第７図は第１図の変換回路にＣＭＯＳスイッチ回路対の
回路図である。第８図はディジタル信号を変換器の抵抗
はしご形回路網に結合するスイッチの非同時動作による
振幅エクスカーションが生じた、ディジタル・アナログ
変換器のアナログ出力を示す波形図である。 ［主な符号の説明］ １０・・・ディジタル・アナログ変換器、１１・・・デ
ータ信号源、 １２・・・２進からバーへのデコーダ、１３・・・ラッ
チの組、 １７・・・トランジスタ・スイッチ・チェーンの組、１
８・・・抵抗はしご形回路網、 １９・・・アナログ出力端子、 ２０・・・ケーブル、 ６６・・・ダミー負荷スイッチ。

Claims (1)

1. 【特許請求の範囲】 １、ディジタル・アナログ変換器に於いて、多ビットの
   ディジタル入力信号ワードを受ける手段、 複数の直列接続されたレール抵抗および複数の並列枝路
   抵抗をそなえるＲ−２Ｒ抵抗はしご形回路網であって、
   各並列枝路抵抗の抵抗値がレール抵抗の抵抗値の２倍で
   あり、当該回路網は上記入力信号ワードの値を表わすア
   ナログ出力信号を上記の直列接続されたレール抵抗の最
   上位ビット端子に発生するものであるＲ−２Ｒ抵抗はし
   ご形回路網、 上記入力信号ワードをビット並列に上記回路網のそれぞ
   れの並列枝路抵抗に結合する手段、および 上記最上位ビット端子に接続され、実数部と虚数部を有
   する所定の特性インピーダンスをそなえた出力結合伝送
   線路を有し、 上記のレール抵抗と並列枝路抵抗は上記伝送線路の特性
   インピーダンスの実数部と整合した実数部を有する組合
   わせはしご形回路網出力インピーダンスを形成するよう
   に選択された値を有する、ディジタル・アナログ変換器
   。 ２、上記ワードの各々の所定の複数の最上位ビットをバ
   ー符号化表現出力に復号するデコーダ手段、および 上記ワードの各々の残りの下位ビットと上記バー符号化
   表現出力をともに上記はしご形回路網の上記のそれぞれ
   の並列枝路入力接続部に結合する結合手段、を更に含む
   、請求項１記載のディジタル・アナログ変換器。 ３、上記結合手段の少なくともいくつかの出力インピー
   ダンスの抵抗部分は、上記横機抵抗が２進の上位になる
   ごとに２進の重みが減るような２進重み付けでスケーリ
   ングされている、請求項１記載のディジタル・アナログ
   変換器。 ４、上記結合手段の複数の付加的な手段（以後、複数の
   結合手段と呼ぶ）が抵抗部分が等しい出力インピーダン
   スを有し、 上記複数の結合手段をそれぞれのグループに２進重み付
   けされた数の結合手段を有する少なくとも２つのグルー
   プに分割され、これにより各グループの結合手段の出力
   インピーダンスの組合わせ並列抵抗部分が上記の２進重
   み付けされた抵抗スケールに対する異なる延長部に合う
   ようにした、請求項３記載のディジタル・アナログ変換
   器。 ５、上記伝送路群の各伝送路に縦続接続された電気スイ
   ッチのチェーンを更に含み、該スイッチの状態がこのよ
   うな伝送路内で該スイッチに印加される２進信号状態に
   よって制御され、 上記チェーンの各々がほぼ同じ伝搬遅延で信号を伝送す
   るためにその縦続接続されたスイッチ伝送路に同数の上
   記スイッチを含み、 上記チェーンのそれぞれの中に対応する位置に配置され
   たスイッチ群が上記インピーダンス変換回路の１段を構
   成し、 上記のスケーリングされた出力コンダクタンスは（ａ）
   上記各伝送路のチェーンの中の被駆動段の出力コンダク
   タンスと（ｂ）その被駆動段を駆動する前段のスイッチ
   の出力コンダクタンスとの比Ｆを一様にするようにスケ
   ーリングされており、被駆動段とその段に対する駆動ス
   イッチとのコンダクタンス比がＦと異なるチェーンの任
   意の段で、該駆動スイッチが並列駆動される入力をそな
   えた少なくとも２つのスイッチ枝路に分割され、該２つ
   の枝路は伝送路内枝路とダミー負荷枝路であり、伝送路
   内枝路は、このようなチェーンの伝送路内にスイッチを
   持ち、かつ上記被駆動段に対してコンダクタンス比Ｆを
   持ち、またダミー負荷枝路は、上記伝送路内枝路スイッ
   チの出力コンダクタンスとの合計コンダクタンスが上記
   伝送路内枝路とダミー負荷枝路を並列に駆動する段スイ
   ッチに対してコンダクタンス比Ｆとなるような出力コン
   ダクタンスを持つスイッチを含み、上記ダミー負荷枝路
   は上記伝送路のそれ以後のスイッチを駆動しない、請求
   項１記載のディジタル・アナログ変換器。 ６、少なくともいくつかの伝送路の上記伝送路内枝路の
   最終段スイッチの上記出力インピーダンスが上記伝送路
   群の他の伝送路のこのようなインピーダンスと異なって
   いる、請求項５記載のディジタル・アナログ変換器。 ７、上記の少なくともいくつかの伝送路は、２進の上位
   の伝送路になるにつれ２進の重みが少なくなるような２
   進重み付けでスケーリングされた、それらの伝送路内の
   最終段スイッチの出力インピーダンスの抵抗部分を有す
   る、請求項６記載のディジタル・アナログ変換器。 ８、上記伝送路群の複数の付加的な伝送路（以後複数伝
   送路と呼ぶ）の出力インピーダンスの抵抗部分が等しく
   、そして 上記複数伝送路がそれぞれのグループに２進重み付けさ
   れた伝送路を含む少なくとも２つのグループに分割され
   、これにより各グループの伝送路群の最終段の伝送路内
   スイッチの出力インピーダンスの組合わせ並列抵抗部分
   が上記の２進重み付けスケールの互いに異なる延長部に
   合うようにした、請求項７記載のディジタル・アナログ
   変換器。 ９、上記ダミー負荷枝路の各々が上記ダミー負荷スイッ
   チによって駆動される少なくとも１つの他のスイッチを
   含み、該他のスイッチは上記伝送路のスイッチは駆動せ
   ず、上記ダミー負荷スイッチと該他のスイッチの出力コ
   ンダクタンスは上記の比Ｆを満足する、請求項５記載の
   ディジタル・アナログ変換器。 １０、ディジタル・アナログ変換器に於いて、複数の直
   列接続されたレール抵抗および複数の並列枝路抵抗をそ
   なえたＲ−２Ｒはしご形回路網であって、各並列枝路抵
   抗の抵抗値がレール抵抗の抵抗値の２倍であり、当該回
   路網は上記直列接続されたレール抵抗の最上位ビット端
   子に入力信号ワードの値を表わすアナログ出力信号を生
   ずるものであるＲ−２Ｒ抵抗はしご形回路網、および多
   ビットのディジタル入力信号ワードをビット並列に上記
   はしご形回路網のそれぞれの並列枝路入力接続部に結合
   する手段、 上記入力信号ワードの各ワードのビットを上記はしご形
   回路網の上記並列枝路入力接続部のそれぞれに結合する
   手段を有し、 上記結合手段はその各出力抵抗とそれが接続される並列
   枝路抵抗との合計直列抵抗が下位の回路網部分からこの
   ような並列枝路抵抗のレール接続点に現われる実効抵抗
   とほぼ同じになるように上記結合手段の出力抵抗がスケ
   ーリングされている、ディジタル・アナログ変換器。 １１、上記結合手段内にある複数のトランジスタ、スイ
   ッチであって、各トランジスタは所定の出力インピーダ
   ンスをそなえ、その抵抗部分が上記回路網の対応する並
   列枝路入力に対する上記結合手段の出力抵抗である複数
   のトランジスタ・スイッチ、 上記はしご形回路網の最上位ビット出力接続部および最
   下位ビット基準電圧源接続部、 上記並列枝路抵抗の内の１つの抵抗と抵抗値が等しい別
   の抵抗、 定常状態導通バイアス電圧を受ける手段を含む別のスイ
   ッチ、および 上記別のスイッチと上記別の抵抗を上記レール接続部内
   に直列に上記レール抵抗と上記最下位ビット基準電圧源
   接続部との間に接続する手段を更に含む、請求項１０記
   載のディジタル・アナログ変換器。 １２、上記ワード群の各ワードの所定の複数の最上位ビ
   ットをバー符号化表示出力に復号するデコーダ手段、お
   よび 上記ワード群の各ワードの残りの下位ビットと上記バー
   符号化表示出力をともに上記はしご形回路網の上記のそ
   れぞれの並列枝路入力接続部に結合する手段を更に含み
   、 上記複数の最上位ビットは２進重みが大きくなっていく
   複数グループのビットを含み、最下位の大きさのグルー
   プは上記複数のビットの内の１つの最下位ビットだけを
   含み、 上記グループの他の各々のグループでは単一の並列枝路
   抵抗が抵抗値のほぼ等しくて一層大きい抵抗から形成さ
   れ、該複数の抵抗の各々は上記レール直列接続部内の共
   通接続点と別々の前記変換手段の異なる１つの出力との
   間に接続されている、請求項１０記載のディジタル・ア
   ナログ変換器。 １３、上記グループ群の各グループの上記の大きい方の
   抵抗が並列枝路抵抗の抵抗値に等しい組合わせ並列回路
   抵抗値を持ち、そして 上記の複数のビットの並列枝路抵抗に接続された上記の
   別々の変換手段の出力抵抗値は等しいが、上記グループ
   群の各グループの中ではこのようなグループの任意の並
   列枝路に接続された上記の別々の変換手段の組合せ並列
   抵抗値が上記結合手段の上記スケーリング・アルゴリズ
   ムに従う抵抗値に等しい、請求項１２記載のディジタル
   ・アナログ変換器。 １４、上記ワード群の各ワードのビットを別々のほぼ等
   しい遅延のインピーダンス変換手段を介して上記はしご
   形回路網の上記のそれぞれの並列枝路抵抗に結合する手
   段を更に含む、請求項１０記載のディジタル・アナログ
   変換器。 １５、縦続接続されたトランジスタ・スイッチ群のチェ
   ーンを更に含み、このスイッチ群の各スイッチが、出力
   接続部、 このようなスイッチの動作を第１および第２のスイッチ
   状態の間でいずれかの方向に制御するために前記伝送路
   群の１つの伝送路でディジタル信号を受ける入力接続部
   、 第１および第２の電圧値を受ける第１および第２の電圧
   源接続部、および 上記入力接続部のディジタル信号に応答して、上記第１
   のスイッチ状態では上記出力接続部を上記第１の電圧源
   接続部に結合し、上記第２のスイッチ状態では上記出力
   接続部を上記第２の電圧源接続部に結合する手段を有し
   ている、請求項１４記載のディジタル・アナログ変換器
   。 １６、上記結合手段が更に、 それぞれソース、ゲートおよびドレーンの端子をそなえ
   た導電形の異なる第１および第２の相補形のＭＯＳトラ
   ンジスタ、 上記入力ディジタル信号のそれぞれ異なるレベルに応答
   して上記トランジスタの一方または他方だけを導通状態
   にバイアスするために第１および第２のトランジスタの
   ゲート端子を上記各スイッチの上記入力接続部に接続す
   る手段、 上記トランジスタのソース・ドレーン路を上記電圧源接
   続部間に直列に接続する手段、および上記の両方のトラ
   ンジスタの上記ドレーン端子を上記の各スイッチの上記
   出力接続部に接続することにより上記入力接続部の信号
   を反転したものを上記出力接続部に供給する手段を含ん
   でいる、請求項１４記載のディジタル・アナログ変換器
   。 １７、上記チェーン群の各チェーンが同数の上記スイッ
   チ段を含んでいる、請求項１６記載のディジタル・アナ
   ログ変換器。 １８、ディジタル・アナログ変換器に於いて、複数の直
   列接続されたレール抵抗と複数の並列枝路抵抗をそなえ
   、ディジタル入力信号ワードの値を表わすアナログ出力
   信号を上記レール抵抗の最上位ビット端子に発生するＲ
   −２Ｒ抵抗はしご形回路網、 多ビットのディジタル２進符号化入力信号ワードをビッ
   ト並列に上記はしご形回路網のそれぞれの並列枝路入力
   接続部に結合する手段、 上記各ワードの所定の複数の最上位ビットをバー符号化
   表示出力に復号する手段、および 上記各ワードの残りの下位ビットと上記バー符号化表示
   出力をともに上記はしご形回路網の上記のそれぞれの並
   列枝路入力接続部に結合する手段を含む、ディジタル・
   アナログ変換器。