JPH0250621A - 論理回路 - Google Patents
論理回路Info
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- JPH0250621A JPH0250621A JP63200010A JP20001088A JPH0250621A JP H0250621 A JPH0250621 A JP H0250621A JP 63200010 A JP63200010 A JP 63200010A JP 20001088 A JP20001088 A JP 20001088A JP H0250621 A JPH0250621 A JP H0250621A
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- gate circuit
- circuit
- signals
- signal
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- H03M7/14—Conversion to or from non-weighted codes
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
- H03M7/165—Conversion to or from thermometric code
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は３ビツトのディジタル信号に基づいて７通り
の状態信号を出力する論理回路に関する。
の状態信号を出力する論理回路に関する。
（従来の技術）
高速のＤ／Ａコンバータでは、ｎビットのディジタル信
号を変換する場合、下位ｍビットのディジタル信号を用
いて抵抗ラダー回路によるＤ／Ａ変換器を制御し、上位
（ｎ−ｍ）ビットのディジタル信号を用いてこの抵抗ラ
ダー回路に電流を供給する電流源の動作を制御すること
によってＤ／Ａ変換が行われるものがある。この場合、
上位（ｎ−ｍ）ビットのディジタル信号が論理回路に供
給されることにより、２１１１−Ｊ″）−１通りの状態
信号が発生される。
号を変換する場合、下位ｍビットのディジタル信号を用
いて抵抗ラダー回路によるＤ／Ａ変換器を制御し、上位
（ｎ−ｍ）ビットのディジタル信号を用いてこの抵抗ラ
ダー回路に電流を供給する電流源の動作を制御すること
によってＤ／Ａ変換が行われるものがある。この場合、
上位（ｎ−ｍ）ビットのディジタル信号が論理回路に供
給されることにより、２１１１−Ｊ″）−１通りの状態
信号が発生される。
第９図は３ビツトのディジタル信号から７通りの状態信
号を発生する従来の論理回路の構成を示す図である。こ
の論理回路では、トランジスタＱ１及び複数個の抵抗及
び定電流源Ｉからなる基準電圧発生部８１で、第１０図
の波形図に示すような３値の基準電圧Ｖｌ、Ｖ２．Ｖ３
を形成する。
号を発生する従来の論理回路の構成を示す図である。こ
の論理回路では、トランジスタＱ１及び複数個の抵抗及
び定電流源Ｉからなる基準電圧発生部８１で、第１０図
の波形図に示すような３値の基準電圧Ｖｌ、Ｖ２．Ｖ３
を形成する。
また、トランジスタＱ２．Ｑ３、スイッチＳ１ないしＳ
３、複数個の抵抗及び定電流源Ｉと２■からなる階段電
圧発生部８２で、３ビツトのディジタル信号に応じてス
イッチＳ１ないしＳ３を選択的に動作させることにより
値が段階的に順次減少していく階段状電圧ＶＡと、値が
段階的に順次増加していく階段状電圧ＶＢとを第１０図
の波形図で示すように発生させる。そして、７個のコン
パレータＣ１ないしＣ７からなる電圧比較部８３で、電
圧ＶＡ、ＶＢそれぞれと基準電圧Ｖｌ、Ｖ２゜ｖ３それ
ぞれ及び電圧ＶＡとＶＢとの比較を行なうことによって
７通りの状態出力信号０ＵＴＩないし０ＵＴ７を得るも
のである。なお、第１０図には電圧ＶＡ、ＶＢに対応し
た３ビツトのディジタル信号からなる入力コードを付記
した。
３、複数個の抵抗及び定電流源Ｉと２■からなる階段電
圧発生部８２で、３ビツトのディジタル信号に応じてス
イッチＳ１ないしＳ３を選択的に動作させることにより
値が段階的に順次減少していく階段状電圧ＶＡと、値が
段階的に順次増加していく階段状電圧ＶＢとを第１０図
の波形図で示すように発生させる。そして、７個のコン
パレータＣ１ないしＣ７からなる電圧比較部８３で、電
圧ＶＡ、ＶＢそれぞれと基準電圧Ｖｌ、Ｖ２゜ｖ３それ
ぞれ及び電圧ＶＡとＶＢとの比較を行なうことによって
７通りの状態出力信号０ＵＴＩないし０ＵＴ７を得るも
のである。なお、第１０図には電圧ＶＡ、ＶＢに対応し
た３ビツトのディジタル信号からなる入力コードを付記
した。
このような構成でなる回路において、３ビツトのディジ
タル信号が全て０レベル、すなわち入力コードが（００
０）の場合、第１０図に示すように、階段電圧発生部８
２で発生される電圧ＶＡは３値の基準電圧Ｖ１．Ｖ２．
ＶＢのいずれよりも高く、また電圧ＶＢは３値の基準電
圧Ｖｌ、Ｖ２゜ＶＢのいずれよりも低い。このとき、電
圧比較部８３における７個のコンパレータＣ１ないしＣ
７の全ての出力信号０ＵＴ１ないし０ＵＴ７は０レベル
となる。次に３ビツトのディジタル信号のうちの最下位
ビットがルベルになり、入力コードが（００１）になる
と、第１０図に示すように、電圧ＶＡが基準電圧Ｖ１よ
りも低くなり、電圧比較部８３のコンパレータＣ１の出
カｉ号０ＵＴ１のみがルベルに反転する。以下、３ビツ
トのディジタル信号が入力コードで（００１）から（０
１０）、（０１１）、・・・の如く規則的に変化するこ
とにより、電圧比較部８３のコンパレータＣ２，Ｃ３，
・・・の出力信号が順次ルベルに反転する。ここで、３
ビツトのディジタル入力と７通りの状態出力との関係は
１対１に対応するため、３ビツトのディジタル信号が規
則的に変化しなくとも、常に入力に対応した状態出力が
得られる。
タル信号が全て０レベル、すなわち入力コードが（００
０）の場合、第１０図に示すように、階段電圧発生部８
２で発生される電圧ＶＡは３値の基準電圧Ｖ１．Ｖ２．
ＶＢのいずれよりも高く、また電圧ＶＢは３値の基準電
圧Ｖｌ、Ｖ２゜ＶＢのいずれよりも低い。このとき、電
圧比較部８３における７個のコンパレータＣ１ないしＣ
７の全ての出力信号０ＵＴ１ないし０ＵＴ７は０レベル
となる。次に３ビツトのディジタル信号のうちの最下位
ビットがルベルになり、入力コードが（００１）になる
と、第１０図に示すように、電圧ＶＡが基準電圧Ｖ１よ
りも低くなり、電圧比較部８３のコンパレータＣ１の出
カｉ号０ＵＴ１のみがルベルに反転する。以下、３ビツ
トのディジタル信号が入力コードで（００１）から（０
１０）、（０１１）、・・・の如く規則的に変化するこ
とにより、電圧比較部８３のコンパレータＣ２，Ｃ３，
・・・の出力信号が順次ルベルに反転する。ここで、３
ビツトのディジタル入力と７通りの状態出力との関係は
１対１に対応するため、３ビツトのディジタル信号が規
則的に変化しなくとも、常に入力に対応した状態出力が
得られる。
ところで、従来回路では抵抗分割によって得られたアナ
ログ電圧の比較によって７通りの状態出力１３号を得る
ようにしているので、各抵抗及び各定電流源の値にばら
つきが発生すると、変換精度が低下する恐れがある。
ログ電圧の比較によって７通りの状態出力１３号を得る
ようにしているので、各抵抗及び各定電流源の値にばら
つきが発生すると、変換精度が低下する恐れがある。
（発明が解決しようとする課題）
従来回路ではアナログ電圧どおしの比較を行なって状態
出力を得るようにしているため、素子特性のばらつきに
より変換精度が低下する恐れがある。
出力を得るようにしているため、素子特性のばらつきに
より変換精度が低下する恐れがある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、素子特性のばらつきの影響を受けず
、常に高い変換精度でディジタル信号に対応した状態出
力信号を得ることができる論理回路を提供することにあ
る。
あり、その目的は、素子特性のばらつきの影響を受けず
、常に高い変換精度でディジタル信号に対応した状態出
力信号を得ることができる論理回路を提供することにあ
る。
［発明の構成］
（課題を解決するための手段）
この発明の論理回路は、第１、第２及び第３のディジタ
ル信号のＯＲ論理出力を第１の状態信号として出力する
ＥＣＬ型の第１の複合ゲート回路と、第２と第３のディ
ジタル信号のＯＲ論理出力を第２の状態信号を出力する
ＥＣＬ型の第１ゲート回路と、第１と第２のディジタル
信号のＡＮＤ論理出力を得て、このＡＮＤ論理論理出土
記第３のディジタル信号とのＯＲ論理出力を第３の状態
信号として出力するＥＣＬ型の第２の複合ゲート回路と
、第１と第２のディジタル信号のＯＲ論理出力を得て、
このＯＲ論理出力と上記第３のディジタル信号とのＡＮ
Ｄ論理出力を第５の状態信号として出力するＥＣＬ−型
の第３の複合ゲート回路と、第２と第３のディジタル信
号のＡＮＤ論理出力を第６の状態信号を出力するＥＣＬ
型の第２のゲート回路と、第１と第２のディジタル信号
のＡＮＤ論理出力を得て、このＡＮＤ論理出力と上記第
３のディジタル信号とのＡＮＤ論理出力を第７の状態信
号として出力するＥＣＬ型の第４の複合ゲート回路とを
具備し、第３のディジタル信号を第４の状態信号として
出力するように構成したことを特徴とする。
ル信号のＯＲ論理出力を第１の状態信号として出力する
ＥＣＬ型の第１の複合ゲート回路と、第２と第３のディ
ジタル信号のＯＲ論理出力を第２の状態信号を出力する
ＥＣＬ型の第１ゲート回路と、第１と第２のディジタル
信号のＡＮＤ論理出力を得て、このＡＮＤ論理論理出土
記第３のディジタル信号とのＯＲ論理出力を第３の状態
信号として出力するＥＣＬ型の第２の複合ゲート回路と
、第１と第２のディジタル信号のＯＲ論理出力を得て、
このＯＲ論理出力と上記第３のディジタル信号とのＡＮ
Ｄ論理出力を第５の状態信号として出力するＥＣＬ−型
の第３の複合ゲート回路と、第２と第３のディジタル信
号のＡＮＤ論理出力を第６の状態信号を出力するＥＣＬ
型の第２のゲート回路と、第１と第２のディジタル信号
のＡＮＤ論理出力を得て、このＡＮＤ論理出力と上記第
３のディジタル信号とのＡＮＤ論理出力を第７の状態信
号として出力するＥＣＬ型の第４の複合ゲート回路とを
具備し、第３のディジタル信号を第４の状態信号として
出力するように構成したことを特徴とする。
（作用）
この発明の論理回路では、３ビツトのディジタル信号か
ら７通りの状態信号を得るためにＥＣＬ型のゲート回路
及び複合ゲート回路を用いて、３ビツトのディジタル信
号のＯＲ論理やＡＮＤ論理を得るようにしている。個々
のゲート回路もしくは複合ゲート回路の入出力信号はル
ベルもしくは０レベルのディジタル信号の状態で取扱わ
れるものであるから、これらゲート回路もしくは複合ゲ
ート回路を構成する素子の特性のばらつきは出力に影響
を及ぼさない。
ら７通りの状態信号を得るためにＥＣＬ型のゲート回路
及び複合ゲート回路を用いて、３ビツトのディジタル信
号のＯＲ論理やＡＮＤ論理を得るようにしている。個々
のゲート回路もしくは複合ゲート回路の入出力信号はル
ベルもしくは０レベルのディジタル信号の状態で取扱わ
れるものであるから、これらゲート回路もしくは複合ゲ
ート回路を構成する素子の特性のばらつきは出力に影響
を及ぼさない。
（実施例）
以下、図面を参照してこの発明を実施例より説明する。
第１図はこの発明に係る論理回路を、３ビットのディジ
タル信号ＩＮＩ、ＩＮ２．ＩＮ３から７通りの状態出力
信号０ＵＴＩ〜０ＵＴ７を得るものに実施した場合の構
成を示す等価回路図である。
タル信号ＩＮＩ、ＩＮ２．ＩＮ３から７通りの状態出力
信号０ＵＴＩ〜０ＵＴ７を得るものに実施した場合の構
成を示す等価回路図である。
なお、３ビツトのディジタル信号ＩＮＩ、ＩＮ２゜ＩＮ
ＢのうちＩＮＩが最下位ビットの信号であり、１Ｎ３が
最上位ビットの信号である。
ＢのうちＩＮＩが最下位ビットの信号であり、１Ｎ３が
最上位ビットの信号である。
信号ＩＮＩとＩＮ２は第１の状態出力信号０ＵＴＩを得
るための第１の複合ゲート回路１１のＯＲ論理部１２に
供給され、このＯＲ論理部１２の出力と信号ＩＮ３はこ
の複合ゲート回路１１のＯＲ論理部１３に供給される。
るための第１の複合ゲート回路１１のＯＲ論理部１２に
供給され、このＯＲ論理部１２の出力と信号ＩＮ３はこ
の複合ゲート回路１１のＯＲ論理部１３に供給される。
信号ＩＮ２とＩＮＢは第２の状態出力信号０ＵＴ２を得
るためのＯＲゲート回路［４に供給される。信号ＩＮ２
とＩＮＢは第３の状態出力信号０ＵＴ３を得るための第
２の複合ゲート回路１５のＡＮＤ論理部１６に供給され
、このＡＮＤ論理部１６の出力と信号ＩＮ３はこの複合
ゲート回路１５のＯＲ論理部１７に供給される。また、
状態出力信号０ＵＴ４として信号ＩＮ３がそのまま出力
される。信号ＩＮＩとＩＮ２は第５の状態出力信号０Ｕ
Ｔ５を得るための第３の複合ゲート回路１８のＯＲ論理
部１９に供給され、このＯＲ論理部１９の出力と信号Ｉ
Ｎ３はこの複合ゲート回路１８のＡＮＤ論理部２０に供
給される。信号ＩＮ２とＩＮＢは第６の状態出力信号０
ＵＴ６を得るためのＡＮＤゲート回路２１に供給される
。信号ＩＮ１とＩＮ２は第７の状態出力信号０ＵＴ７を
得るための第４の複合ゲート回路２２のＡＮＤ論理部２
３に供給され、このＡＮＤ論理部２３の出力と信号ＩＮ
３はこの複合ゲート回路２２のＡＮＤ論理部２４に供給
される。
るためのＯＲゲート回路［４に供給される。信号ＩＮ２
とＩＮＢは第３の状態出力信号０ＵＴ３を得るための第
２の複合ゲート回路１５のＡＮＤ論理部１６に供給され
、このＡＮＤ論理部１６の出力と信号ＩＮ３はこの複合
ゲート回路１５のＯＲ論理部１７に供給される。また、
状態出力信号０ＵＴ４として信号ＩＮ３がそのまま出力
される。信号ＩＮＩとＩＮ２は第５の状態出力信号０Ｕ
Ｔ５を得るための第３の複合ゲート回路１８のＯＲ論理
部１９に供給され、このＯＲ論理部１９の出力と信号Ｉ
Ｎ３はこの複合ゲート回路１８のＡＮＤ論理部２０に供
給される。信号ＩＮ２とＩＮＢは第６の状態出力信号０
ＵＴ６を得るためのＡＮＤゲート回路２１に供給される
。信号ＩＮ１とＩＮ２は第７の状態出力信号０ＵＴ７を
得るための第４の複合ゲート回路２２のＡＮＤ論理部２
３に供給され、このＡＮＤ論理部２３の出力と信号ＩＮ
３はこの複合ゲート回路２２のＡＮＤ論理部２４に供給
される。
なお、上記第１ないし第４の複合ゲート回路１１゜１５
、１ｇ、 ２２、ＯＲゲート回路１４及びＡＮＤゲート
回路２１はそれぞれエミッタが結合され、各ベースに相
補な信号が供給される一対のトランジスタを基本構成と
するＥＣＬ回路で構成されている。
、１ｇ、 ２２、ＯＲゲート回路１４及びＡＮＤゲート
回路２１はそれぞれエミッタが結合され、各ベースに相
補な信号が供給される一対のトランジスタを基本構成と
するＥＣＬ回路で構成されている。
次に上記構成でなる回路の作用を説明する。いま、３ビ
ツトのディジタル信号ＩＮＩ、ＩＮ２゜ＩＮＢが全て０
レベルのときは、第１ないし第４の複合ゲート回路１１
．１５．１Ｂ、 ２２、ＯＲゲート回路１４及びＡＮＤ
ゲート回路２１それぞれの出力０ＵＴＩ−ＯＵＴ３及び
０ｔＪＴ５〜０ＵＴ７と０ＵＴ４は全てＯレベルになる
。次にディジタル信号ＩＮ２．ＩＮ３が共にＯレベルで
、ＩＮＩのみがルベルのときには、第１の複合ゲート回
路１１の出力０ＵＴＩのみがルベルになる。さらに、デ
ィジタル信号ＩＮＩ、ＩＮ３が共にＯレベルで、ＩＮ２
のみがルベルのときには、第１の複合ゲート回路１１の
出力０ＵＴ１とＯＲゲート回路１４の出力０ＵＴ２が共
にルベルになる。以下、同様に３ビツトのディジタル信
号ＩＮＩ、ＩＮ２゜ＩＮＢが順次増加していくのに伴い
、０ＵＴ３゜０ＵＴ４．・・・の順で７通りの状態出力
信号がルベルに変化していく。従って、第１図回路にお
ける入力と出力関係をまとめると第２図に示すようにな
る。図から明らかなように３ビツトのディジタル信号は
７通りの状態信号に変換されている。
ツトのディジタル信号ＩＮＩ、ＩＮ２゜ＩＮＢが全て０
レベルのときは、第１ないし第４の複合ゲート回路１１
．１５．１Ｂ、 ２２、ＯＲゲート回路１４及びＡＮＤ
ゲート回路２１それぞれの出力０ＵＴＩ−ＯＵＴ３及び
０ｔＪＴ５〜０ＵＴ７と０ＵＴ４は全てＯレベルになる
。次にディジタル信号ＩＮ２．ＩＮ３が共にＯレベルで
、ＩＮＩのみがルベルのときには、第１の複合ゲート回
路１１の出力０ＵＴＩのみがルベルになる。さらに、デ
ィジタル信号ＩＮＩ、ＩＮ３が共にＯレベルで、ＩＮ２
のみがルベルのときには、第１の複合ゲート回路１１の
出力０ＵＴ１とＯＲゲート回路１４の出力０ＵＴ２が共
にルベルになる。以下、同様に３ビツトのディジタル信
号ＩＮＩ、ＩＮ２゜ＩＮＢが順次増加していくのに伴い
、０ＵＴ３゜０ＵＴ４．・・・の順で７通りの状態出力
信号がルベルに変化していく。従って、第１図回路にお
ける入力と出力関係をまとめると第２図に示すようにな
る。図から明らかなように３ビツトのディジタル信号は
７通りの状態信号に変換されている。
この実施例回路では、３ビツトのディジタル信号から７
通りの状態信号を得るためにＥＣＬ型のゲート回路及び
複合ゲート回路を用いて、３ビツトのディジタル信号の
ＯＲ論理やＡＮＤ論理を得るようにしているので、個々
のゲート回路もしくは複合ゲート回路の入出力信号はル
ベルもしくはＯレベルのディジタル信号の状態で取扱わ
れ、これらゲート回路もしくは複合ゲート回路を構成す
る素子の特性のばらつきは出力に影響を及ぼさない。
通りの状態信号を得るためにＥＣＬ型のゲート回路及び
複合ゲート回路を用いて、３ビツトのディジタル信号の
ＯＲ論理やＡＮＤ論理を得るようにしているので、個々
のゲート回路もしくは複合ゲート回路の入出力信号はル
ベルもしくはＯレベルのディジタル信号の状態で取扱わ
れ、これらゲート回路もしくは複合ゲート回路を構成す
る素子の特性のばらつきは出力に影響を及ぼさない。
第３図ないし第８図は上記実施例回路内のＥＣＬ型のゲ
ート回路もしくは複合ゲート回路の詳細な構成を示す回
路図である。
ート回路もしくは複合ゲート回路の詳細な構成を示す回
路図である。
第３図は状態出力信号０ＵＴＩを得る第１の複合ゲート
回路ＩＩを示すものであり、互いにエミッタが接続され
、各ベースにディジタル信号ＩＮＩ。
回路ＩＩを示すものであり、互いにエミッタが接続され
、各ベースにディジタル信号ＩＮＩ。
ＩＮＩが供給される一対のＮＰＮ型のトランジスタ３１
．３２と、上記両トランジスタ３１．３２の負荷抵抗３
３．３４と、ＮＰＮ型トランジスタ３５．３６それぞれ
と定電流源３７．３８それぞれとからなりディジタル信
号ＩＮ２．ＩＮ２が供給されるエミッタフォロワ回路３
９．４０と、ベースに上記エミッタフォロワ回路３９の
出力が供給され、コレクタが上記両トランジスタ３１．
３２の共通エミッタに接続されたＮＰＮ型のトランジス
タ４１と、ベースに上記エミッタフォロワ回路４０の出
力が供給され、コレクタが上記トランジスタ３２のコレ
クタに接続され、エミッタが上記トランジスタ４１と共
通接続されたＮＰＮ型のトランジスタ４１と、ＮＰＮ型
トランジスタ４３．４４それぞれ、ＮＰＮ型トランジス
タ４５゜４６それぞれ及び定電流源４７．４８それぞれ
とからなりディジタル信号ＩＮ３．ＩＮ３が供給される
エミッタフォロワ回路４９．５０と、ベースに上記エミ
ッタフォロワ回路４９の出力が供給され、コレクタが上
記両トランジスタ４１．４２の共通エミッタに接続され
たＮＰＮ型のトランジスタ５１と、ベースに上記エミッ
タフォロワ回路５０の出力が供給され、コレクタが上記
トランジスタ３２のコレクタに接続され、エミッタが上
記トランジスタ５１と共通接続されたＮＰＮ型のトラン
ジスタ５２と、上記両トランジスタ５１．５２の共通エ
ミッタに接続された定電流源５３とから構成され、上記
両トランジスタ３１゜３２のコレクタから信号０ＵＴＩ
、０ＵＴＩがそれぞれ出力される。
．３２と、上記両トランジスタ３１．３２の負荷抵抗３
３．３４と、ＮＰＮ型トランジスタ３５．３６それぞれ
と定電流源３７．３８それぞれとからなりディジタル信
号ＩＮ２．ＩＮ２が供給されるエミッタフォロワ回路３
９．４０と、ベースに上記エミッタフォロワ回路３９の
出力が供給され、コレクタが上記両トランジスタ３１．
３２の共通エミッタに接続されたＮＰＮ型のトランジス
タ４１と、ベースに上記エミッタフォロワ回路４０の出
力が供給され、コレクタが上記トランジスタ３２のコレ
クタに接続され、エミッタが上記トランジスタ４１と共
通接続されたＮＰＮ型のトランジスタ４１と、ＮＰＮ型
トランジスタ４３．４４それぞれ、ＮＰＮ型トランジス
タ４５゜４６それぞれ及び定電流源４７．４８それぞれ
とからなりディジタル信号ＩＮ３．ＩＮ３が供給される
エミッタフォロワ回路４９．５０と、ベースに上記エミ
ッタフォロワ回路４９の出力が供給され、コレクタが上
記両トランジスタ４１．４２の共通エミッタに接続され
たＮＰＮ型のトランジスタ５１と、ベースに上記エミッ
タフォロワ回路５０の出力が供給され、コレクタが上記
トランジスタ３２のコレクタに接続され、エミッタが上
記トランジスタ５１と共通接続されたＮＰＮ型のトラン
ジスタ５２と、上記両トランジスタ５１．５２の共通エ
ミッタに接続された定電流源５３とから構成され、上記
両トランジスタ３１゜３２のコレクタから信号０ＵＴＩ
、０ＵＴＩがそれぞれ出力される。
なお、上記エミッタフォロワ回路４９．５０に設けられ
たトランジスタ４５．４６は出力レベル調整用のトラン
ジスタである。
たトランジスタ４５．４６は出力レベル調整用のトラン
ジスタである。
第４図は状態出力信号０ＵＴ２を得るＯＲゲート回路１
４を示すものであり、互いにエミッタが接続され、各ベ
ースにディジタル信号ＩＮＩ。
４を示すものであり、互いにエミッタが接続され、各ベ
ースにディジタル信号ＩＮＩ。
ＩＮＩが供給される一対のＮＰＮ型のトランジスタ６１
．６２と、上記両トランジスタ８１．６２の負荷抵抗６
３．６４と、ＮＰＮ型トランジスタ８５．８６それぞれ
と定電流源６７、８８それぞれとからなりディジタル信
号ＩＮ２．ＩＮ２が供給されるエミッタフォロワ回１６
９．７０と、ベースに上記エミッタフォロワ回路６９の
出力が供給され、コレクタが上記両トランジスタ８１．
６２の共通エミッタに接続されたＮＰＮ型のトランジス
タ７１と、ベースに上記エミッタフォロワ回路７０の出
力が供給され、コレクタが上記トランジスタ６２のコレ
クタに接続され、エミッタが上記トランジスタ６１と共
通接続されたＮＰＮ型のトランジスタ７２と、上記両ト
ランジスタ７１、７２の共通エミッタに接続された定電
流ｔｉ、７３とから構成され、上記両トランジスタ６１
．８２のコレクタから信号０ＵＴ２，０ＵＴ２がそれぞ
れ出力される。
．６２と、上記両トランジスタ８１．６２の負荷抵抗６
３．６４と、ＮＰＮ型トランジスタ８５．８６それぞれ
と定電流源６７、８８それぞれとからなりディジタル信
号ＩＮ２．ＩＮ２が供給されるエミッタフォロワ回１６
９．７０と、ベースに上記エミッタフォロワ回路６９の
出力が供給され、コレクタが上記両トランジスタ８１．
６２の共通エミッタに接続されたＮＰＮ型のトランジス
タ７１と、ベースに上記エミッタフォロワ回路７０の出
力が供給され、コレクタが上記トランジスタ６２のコレ
クタに接続され、エミッタが上記トランジスタ６１と共
通接続されたＮＰＮ型のトランジスタ７２と、上記両ト
ランジスタ７１、７２の共通エミッタに接続された定電
流ｔｉ、７３とから構成され、上記両トランジスタ６１
．８２のコレクタから信号０ＵＴ２，０ＵＴ２がそれぞ
れ出力される。
第５図は状態出力信号０ＵＴ３を得る第２の複合ゲート
回路１５を示すものである。この回路は、前記第３図回
路中のトランジスタ５２のコレクタを前記トランジスタ
３２のコレクタに接続する代りにトランジスタ３１のコ
レクタに接続し、ディジタル信号ＩＮＩとＩＮＩの入力
を交換し、かつディジタル信号ＩＮ２とＩＮ２の入力を
交換することによって構成され、トランジスタ３１．３
２のコレクタから信号０ＵＴ３，０ＵＴ３がそれぞれ出
力される。
回路１５を示すものである。この回路は、前記第３図回
路中のトランジスタ５２のコレクタを前記トランジスタ
３２のコレクタに接続する代りにトランジスタ３１のコ
レクタに接続し、ディジタル信号ＩＮＩとＩＮＩの入力
を交換し、かつディジタル信号ＩＮ２とＩＮ２の入力を
交換することによって構成され、トランジスタ３１．３
２のコレクタから信号０ＵＴ３，０ＵＴ３がそれぞれ出
力される。
第６図は状態出力信号０ＵＴ５を得る第３の複合ゲート
回路１８を示すものである。この回路は、上記第５図回
路でディジタル信号ＩＮＩとＩＮＩの入力を、ディジタ
ル信号ＩＮ２とＩＮ２の入力を、かつディジタル信号Ｉ
Ｎ３とＩＮ３の入力をそれぞれ交換することによって構
成され、トランジスタ３１．３２のコレクタから信号０
ＵＴ５゜０ＵＴ５がそれぞれ出力される。
回路１８を示すものである。この回路は、上記第５図回
路でディジタル信号ＩＮＩとＩＮＩの入力を、ディジタ
ル信号ＩＮ２とＩＮ２の入力を、かつディジタル信号Ｉ
Ｎ３とＩＮ３の入力をそれぞれ交換することによって構
成され、トランジスタ３１．３２のコレクタから信号０
ＵＴ５゜０ＵＴ５がそれぞれ出力される。
第７図は状態出力信号０ＵＴ６を得るＡＮＤゲト回路２
１を示すものである。この回路は、上記第４図に示され
るＯＲゲート回路１４でディジタル信号ＩＮＩとＩＮＩ
の入力を、ディジタル信号ＩＮ２とＩＮ２の人力をそれ
ぞれ交換することによって構成され、トランジスタ６１
．６２のコレクタから信号０ＵＴ６，０ＵＴ６がそれぞ
れ出力される。
１を示すものである。この回路は、上記第４図に示され
るＯＲゲート回路１４でディジタル信号ＩＮＩとＩＮＩ
の入力を、ディジタル信号ＩＮ２とＩＮ２の人力をそれ
ぞれ交換することによって構成され、トランジスタ６１
．６２のコレクタから信号０ＵＴ６，０ＵＴ６がそれぞ
れ出力される。
第８図は状態出力信号０ＵＴ７を得る第４の複合ゲート
回路２２を示すものである。この回路は、前記第３図の
第１の複合ゲート回路ｔｉでディジタル信号ＩＮＩとＩ
ＮＩの入力を、ディジタル信号ｌＮ２とＩＮ２の人力を
、ナインタルｌ；：ｑｌＮｊとＩＮ３の入力をそれぞれ
交換することによって構成され、トランジスタ３１．３
２のコレクタから信号０ＵＴ７： ０ＵＴ７がそれぞれ
出力される。
回路２２を示すものである。この回路は、前記第３図の
第１の複合ゲート回路ｔｉでディジタル信号ＩＮＩとＩ
ＮＩの入力を、ディジタル信号ｌＮ２とＩＮ２の人力を
、ナインタルｌ；：ｑｌＮｊとＩＮ３の入力をそれぞれ
交換することによって構成され、トランジスタ３１．３
２のコレクタから信号０ＵＴ７： ０ＵＴ７がそれぞれ
出力される。
このように各ゲート回路をＥＣＬ構成とすれば、入力に
対する信号遅延時間を短縮することができ、高速に出力
信号を得ることができる。
対する信号遅延時間を短縮することができ、高速に出力
信号を得ることができる。
［発明の効果］
以上説明したようにこの発明によれば、素子特性のばら
つきの影響を受けず、常に高い変換精度でディジタル信
号に対応した状態出力信号を得ることができる論理回路
を提供することができる。
つきの影響を受けず、常に高い変換精度でディジタル信
号に対応した状態出力信号を得ることができる論理回路
を提供することができる。
第１図はこの発明に係る論理回路の一実施の等価回路図
、第２図は上記実施例回路における入出力関係をまとめ
て示す図、第３図ないし第８図はそれぞれ上記実施例回
路の各回路部分の詳細な構成を示す回路図、第９図は従
来の論理回路を示す図、第１０図は従来回路の動作を説
明するための波形図である。 １１、１５．１８．２２・・・複合ゲート回路、１４・
・ＯＲゲト回路、２１・・・ＡＮＤゲート回路。 出願人代理人 弁理士 鈴江武彦 第１図 第 図
、第２図は上記実施例回路における入出力関係をまとめ
て示す図、第３図ないし第８図はそれぞれ上記実施例回
路の各回路部分の詳細な構成を示す回路図、第９図は従
来の論理回路を示す図、第１０図は従来回路の動作を説
明するための波形図である。 １１、１５．１８．２２・・・複合ゲート回路、１４・
・ＯＲゲト回路、２１・・・ＡＮＤゲート回路。 出願人代理人 弁理士 鈴江武彦 第１図 第 図
Claims (1)
- 【特許請求の範囲】 第１、第２及び第３のディジタル信号に基づいて７つ
の状態信号を出力する論理回路において、上記第１、第
２及び第３のディジタル信号のＯＲ論理出力を第１の状
態信号として出力するＥＣＬ型の第１の複合ゲート回路
と、 上記第２と第３のディジタル信号のＯＲ論理出力を第２
の状態信号を出力するＥＣＬ型の第１ゲート回路と、 上記第１と第２のディジタル信号のＡＮＤ論理出力を得
て、このＡＮＤ論理出力と上記第３のディジタル信号と
のＯＲ論理出力を第３の状態信号として出力するＥＣＬ
型の第２の複合ゲート回路と、 上記第１と第２のディジタル信号のＯＲ論理出力を得て
、このＯＲ論理出力と上記第３のディジタル信号とのＡ
ＮＤ論理出力を第５の状態信号として出力するＥＣＬ型
の第３の複合ゲート回路と、上記第２と第３のディジタ
ル信号のＡＮＤ論理出力を第６の状態信号を出力するＥ
ＣＬ型の第２のゲート回路と、 上記第１と第２のディジタル信号のＡＮＤ論理出力を得
て、このＡＮＤ論理出力と上記第３のディジタル信号と
のＡＮＤ論理出力を第７の状態信号として出力するＥＣ
Ｌ型の第４の複合ゲート回路とを具備し、 上記第３のディジタル信号を第４の状態信号として出力
するように構成したことを特徴とする論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200010A JPH0250621A (ja) | 1988-08-12 | 1988-08-12 | 論理回路 |
| US07/476,539 US5034630A (en) | 1988-08-12 | 1990-02-07 | Logic circuit for use in D/A converter having ECL-type gate structure |
| EP90102579A EP0440866A1 (en) | 1988-08-12 | 1990-02-09 | Logic circuit for use in D/A converter having ECL-type gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200010A JPH0250621A (ja) | 1988-08-12 | 1988-08-12 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250621A true JPH0250621A (ja) | 1990-02-20 |
Family
ID=16417293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200010A Pending JPH0250621A (ja) | 1988-08-12 | 1988-08-12 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5034630A (ja) |
| EP (1) | EP0440866A1 (ja) |
| JP (1) | JPH0250621A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5234843A (en) * | 1991-02-08 | 1993-08-10 | Nippon Sheet Glass Co., Ltd. | Method of making a semiconductor film where the hydrogen and/or fluorine is released prior to ion beam crystallization |
| JP2008528859A (ja) * | 2005-01-28 | 2008-07-31 | ティッセンクルップ・クラウゼ・ゲー・エム・ベー・ハー | 内燃エンジンなどの駆動装置の少なくとも可動部分の位置を測定する方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2668180B2 (ja) * | 1992-06-25 | 1997-10-27 | 三菱電機株式会社 | 絶対値比較装置 |
| JP3192010B2 (ja) * | 1992-11-27 | 2001-07-23 | 株式会社日立製作所 | デコード回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161731A (ja) * | 1984-08-24 | 1986-03-29 | リードリツヒ デツケル アクチエンゲゼルシヤフト | クランプ装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3506815A (en) * | 1966-12-28 | 1970-04-14 | Collins Radio Co | Binary converter |
| US3896429A (en) * | 1973-06-25 | 1975-07-22 | Hughes Aircraft Co | Segment decoder for numeric display |
| JPS56112122A (en) * | 1980-02-08 | 1981-09-04 | Fujitsu Ltd | Decoder circuit |
| GB8324710D0 (en) * | 1983-09-15 | 1983-10-19 | Ferranti Plc | Bipolar transistor logic circuits |
| ATE49833T1 (de) * | 1984-09-24 | 1990-02-15 | Siemens Ag | Und-gatter fuer ecl-schaltungen. |
| JPS6188619A (ja) * | 1984-09-28 | 1986-05-06 | シーメンス、アクチエンゲゼルシヤフト | Ｄ‐ａ変換器 |
| JPS61240716A (ja) * | 1985-04-17 | 1986-10-27 | Mitsubishi Electric Corp | ディジタルアナログコンバ−タ |
| NL8700983A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| US4833473A (en) * | 1987-10-05 | 1989-05-23 | Harris Semiconductor Patents, Inc. | Digital to analog converter with switch function compensation |
| US4837573A (en) * | 1988-03-03 | 1989-06-06 | Process Automation Business, Inc. | Digital to analog converter |
-
1988
- 1988-08-12 JP JP63200010A patent/JPH0250621A/ja active Pending
-
1990
- 1990-02-07 US US07/476,539 patent/US5034630A/en not_active Expired - Lifetime
- 1990-02-09 EP EP90102579A patent/EP0440866A1/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161731A (ja) * | 1984-08-24 | 1986-03-29 | リードリツヒ デツケル アクチエンゲゼルシヤフト | クランプ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5234843A (en) * | 1991-02-08 | 1993-08-10 | Nippon Sheet Glass Co., Ltd. | Method of making a semiconductor film where the hydrogen and/or fluorine is released prior to ion beam crystallization |
| JP2008528859A (ja) * | 2005-01-28 | 2008-07-31 | ティッセンクルップ・クラウゼ・ゲー・エム・ベー・ハー | 内燃エンジンなどの駆動装置の少なくとも可動部分の位置を測定する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0440866A1 (en) | 1991-08-14 |
| US5034630A (en) | 1991-07-23 |
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