JPH0115905B2 - - Google Patents
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- JPH0115905B2 JPH0115905B2 JP58185556A JP18555683A JPH0115905B2 JP H0115905 B2 JPH0115905 B2 JP H0115905B2 JP 58185556 A JP58185556 A JP 58185556A JP 18555683 A JP18555683 A JP 18555683A JP H0115905 B2 JPH0115905 B2 JP H0115905B2
- Authority
- JP
- Japan
- Prior art keywords
- module
- common bus
- bus
- data
- data transfer
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
(イ) 発明の技術分野
本発明は情報処理装置を構成する複数のモジユ
ールの間でデータ転送を行うために使用される共
通バスの制御方式に係り、特に、１回のデータ転
送の途中で共通バスの使用権を解放することを可
能としたバス制御方式に関する。
ールの間でデータ転送を行うために使用される共
通バスの制御方式に係り、特に、１回のデータ転
送の途中で共通バスの使用権を解放することを可
能としたバス制御方式に関する。
(ロ) 従来技術と問題点
従来の共通バス制御方式としては、１度、共通
バスの使用権を獲得したならば、記憶装置への書
込み動作又は読出し動作、あるいは周辺装置の外
部レジスタへの書込み動作又は読出し動作等の１
回のデータ転送の期間中は共通バスを占有して使
用し、データ転送が終了した後、共通バスの使用
権を解放する方式が一般的である。
バスの使用権を獲得したならば、記憶装置への書
込み動作又は読出し動作、あるいは周辺装置の外
部レジスタへの書込み動作又は読出し動作等の１
回のデータ転送の期間中は共通バスを占有して使
用し、データ転送が終了した後、共通バスの使用
権を解放する方式が一般的である。
ところが、周辺装置として外部レジスタへの書
込み動作又は読出し動作に時間のかかる低速な周
辺装置を使用する場合には上記従来の共通バス制
御方式では比較的長い期間にわたつて共通バスが
占有され、この期間中は共通バスに接続された他
のモジユールは共通バスを使用できないため、デ
ータ転送が保留され、オーバラン又はアンダラン
が発生する危険性があつた。
込み動作又は読出し動作に時間のかかる低速な周
辺装置を使用する場合には上記従来の共通バス制
御方式では比較的長い期間にわたつて共通バスが
占有され、この期間中は共通バスに接続された他
のモジユールは共通バスを使用できないため、デ
ータ転送が保留され、オーバラン又はアンダラン
が発生する危険性があつた。
また、周辺装置によつては、その周辺装置の特
定の外部レジスタへの書込み指示を検出した場合
には、記憶装置への書込み又は読出しを含む一連
の入出力処理を実行した後、その実行結果を応答
信号として返送し前記外部レジスタへの書込み動
作を完結するものがあるが、上記従来の共通バス
制御方式では、外部レジスタへの書込み動作中は
そのために共通バスが占有されるため、その途中
で、さらに共通バスを使用して記憶装置への書込
み又は読出しを行うことは不可能であつた。
定の外部レジスタへの書込み指示を検出した場合
には、記憶装置への書込み又は読出しを含む一連
の入出力処理を実行した後、その実行結果を応答
信号として返送し前記外部レジスタへの書込み動
作を完結するものがあるが、上記従来の共通バス
制御方式では、外部レジスタへの書込み動作中は
そのために共通バスが占有されるため、その途中
で、さらに共通バスを使用して記憶装置への書込
み又は読出しを行うことは不可能であつた。
(ハ) 発明の目的
本発明の目的は、上記従来の共通バス制御方式
の欠点を克服した、１回のデータ転送の途中で共
通バスの使用権を解放し共通バスの占有時間を短
縮することが可能な共通バス制御方式を提供する
ことにある。
の欠点を克服した、１回のデータ転送の途中で共
通バスの使用権を解放し共通バスの占有時間を短
縮することが可能な共通バス制御方式を提供する
ことにある。
(ニ) 発明の構成
上記目的を達成するために本発明は、共通バス
に接続された第１のモジユールと第２のモジユー
ルの間で、該共通バスを使用してデータ転送を行
うための共通バス制御方式において、上記第１の
モジユールは上記共通バスの使用権を獲得し、上
記共通バスを介して上記第２のモジユールに対し
てデータ転送要求を発行し、上記第２のモジユー
ルは自己宛のデータ転送要求を検出した時点で直
ちにデータ転送を行えない場合には、上記第２の
モジユールから上記第１のモジユールに対して設
けられた第１の信号線を活性化して上記第１のモ
ジユールに通知しバス使用権を解放させ、その後
データ転送の準備ができた時点で上記第１の信号
線を非活性化して上記第１のモジユールに通知
し、該通知により、上記第１のモジユールは再度
バス使用権を獲得してデータ転送を行うことを特
徴とし、さらに、共通バスに接続された第１のモ
ジユールと第２のモジユールの間で、該共通バス
を使用して上記第１のモジユールから上記第２の
モジユールへデータ転送を行うためのバス制御方
式において、上記第１のモジユールは上記共通バ
スの使用権を獲得し、上記共通バスを介して上記
第２のモジユールに対してデータ転送要求を発行
し、上記第２のモジユールは自己宛のデータ転送
要求を検出しデータを受取つた時点で、上記第１
のモジユールに対して直ちにデータ転送完了を通
知できない場合には、上記第２のモジユールから
上記第１のモジユールに対して設けられた第２の
信号線を活性化して上記第１のモジユールに通知
し、バス使用権を解放させ、その後、データ転送
完了を通知できるようになつた時点で上記第２の
信号線を非活性化して上記第１のモジユールに通
知し該通知により、上記第１のモジユールはデー
タ転送の完了を認知することを特徴とするもので
ある。
に接続された第１のモジユールと第２のモジユー
ルの間で、該共通バスを使用してデータ転送を行
うための共通バス制御方式において、上記第１の
モジユールは上記共通バスの使用権を獲得し、上
記共通バスを介して上記第２のモジユールに対し
てデータ転送要求を発行し、上記第２のモジユー
ルは自己宛のデータ転送要求を検出した時点で直
ちにデータ転送を行えない場合には、上記第２の
モジユールから上記第１のモジユールに対して設
けられた第１の信号線を活性化して上記第１のモ
ジユールに通知しバス使用権を解放させ、その後
データ転送の準備ができた時点で上記第１の信号
線を非活性化して上記第１のモジユールに通知
し、該通知により、上記第１のモジユールは再度
バス使用権を獲得してデータ転送を行うことを特
徴とし、さらに、共通バスに接続された第１のモ
ジユールと第２のモジユールの間で、該共通バス
を使用して上記第１のモジユールから上記第２の
モジユールへデータ転送を行うためのバス制御方
式において、上記第１のモジユールは上記共通バ
スの使用権を獲得し、上記共通バスを介して上記
第２のモジユールに対してデータ転送要求を発行
し、上記第２のモジユールは自己宛のデータ転送
要求を検出しデータを受取つた時点で、上記第１
のモジユールに対して直ちにデータ転送完了を通
知できない場合には、上記第２のモジユールから
上記第１のモジユールに対して設けられた第２の
信号線を活性化して上記第１のモジユールに通知
し、バス使用権を解放させ、その後、データ転送
完了を通知できるようになつた時点で上記第２の
信号線を非活性化して上記第１のモジユールに通
知し該通知により、上記第１のモジユールはデー
タ転送の完了を認知することを特徴とするもので
ある。
(ホ) 発明の実施例
本発明を実施した情報処理装置の構成例を第１
図に示す。第１図の情報処理装置は、共通バスに
より結合された中央処理装置CPU、記憶装置
MEM、２台の入出力処理装置IOP＃１，IOP
＃２（以下IOPと略す）および共通バスの使用権
割付け、解放を制御する共通バス制御装置CBC
から構成されている。
図に示す。第１図の情報処理装置は、共通バスに
より結合された中央処理装置CPU、記憶装置
MEM、２台の入出力処理装置IOP＃１，IOP
＃２（以下IOPと略す）および共通バスの使用権
割付け、解放を制御する共通バス制御装置CBC
から構成されている。
中央処理装置CPUは共通バスを使用して記憶
装置MEMに対するデータの書込み動作及び読出
し動作を行う。また、入出力処理装置IOPに対し
て入出力動作の開始を指示したり、入出力処理装
置IOPの状態を調べたりするために、入出力処理
装置IOP内の外部レジスタに対するデータの書込
み動作及び読出し動作を行う。
装置MEMに対するデータの書込み動作及び読出
し動作を行う。また、入出力処理装置IOPに対し
て入出力動作の開始を指示したり、入出力処理装
置IOPの状態を調べたりするために、入出力処理
装置IOP内の外部レジスタに対するデータの書込
み動作及び読出し動作を行う。
また、入出力処理装置IOPは中央処理装置CPU
からの指示により、当該入出力処理装置IOPに接
続された入出力装置（図示せず）との間で入出力
動作を行い、入出力装置から受領したデータ又は
入出力装置に送出するデータを、共通バスを使用
して記憶装置へ書込み又は記憶装置から読み出
す。
からの指示により、当該入出力処理装置IOPに接
続された入出力装置（図示せず）との間で入出力
動作を行い、入出力装置から受領したデータ又は
入出力装置に送出するデータを、共通バスを使用
して記憶装置へ書込み又は記憶装置から読み出
す。
次に第１図に基づいて、共通バスを構成する信
号線の機能を説明する。
号線の機能を説明する。
共通バス使用権要求線REQ１，REQ２，REQ
３は中央処理装置CPU、入出力処理装置IOPが共
通バスの使用権を要求する場合に活性化される。
CPU，IOPのモジユールのうちの少なくとも１台
のモジユールが共通バスの使用権を要求している
場合には、共通バス制御装置CBCはそれらのモ
ジユール間のあらかじめ設定された優先順位に従
つて、そのうちの１台のモジユールに対して共通
バスの使用権を与え、そのモジユールに対応する
共通バス使用権許可線ACK１，ACK２，ACK３
を活性化して通知する。
３は中央処理装置CPU、入出力処理装置IOPが共
通バスの使用権を要求する場合に活性化される。
CPU，IOPのモジユールのうちの少なくとも１台
のモジユールが共通バスの使用権を要求している
場合には、共通バス制御装置CBCはそれらのモ
ジユール間のあらかじめ設定された優先順位に従
つて、そのうちの１台のモジユールに対して共通
バスの使用権を与え、そのモジユールに対応する
共通バス使用権許可線ACK１，ACK２，ACK３
を活性化して通知する。
アドレスバス線ADRSは、記憶装置又は外部レ
ジスタのアドレスを指定する信号線である。バス
モード線MODEは共通バスを使用して行うデー
タ転送の種類を指定する信号線であり、第２図に
示す４本の信号線MEMRD，MEMWT，
ETRRD，ETRWTから成る。
ジスタのアドレスを指定する信号線である。バス
モード線MODEは共通バスを使用して行うデー
タ転送の種類を指定する信号線であり、第２図に
示す４本の信号線MEMRD，MEMWT，
ETRRD，ETRWTから成る。
バス使用権を許可されたモジユールはアドレス
バス線ADRSにアドレスを送出し、４本のバスモ
ード信号線のうちのいずれか１本を活性化する。
バス線ADRSにアドレスを送出し、４本のバスモ
ード信号線のうちのいずれか１本を活性化する。
データバス線はバスモード線及びアドレスバス
線により指定されたモジユールがデータを送出す
る。バスモード線のうち、MEMWT又は
ETRWTのいずれかが活性化されている場合に
は、バス使用権を獲得したモジユールが記憶装置
又は外部レジスタへの書込みデータを送出する。
バスモード線のうちMEMRDが活性化されてい
る場合には記憶装置が、指定されたアドレスから
の読出しデータを送出する。バスモード線のうち
ETRRDが活性化されている場合には、アドレス
バス線で指定されるアドレスの外部レジスタを持
つモジユールが、その外部レジスタのデータを送
出する。なお、２台の異なるIOP内の外部レジス
タには異なるアドレスが付与されている。
線により指定されたモジユールがデータを送出す
る。バスモード線のうち、MEMWT又は
ETRWTのいずれかが活性化されている場合に
は、バス使用権を獲得したモジユールが記憶装置
又は外部レジスタへの書込みデータを送出する。
バスモード線のうちMEMRDが活性化されてい
る場合には記憶装置が、指定されたアドレスから
の読出しデータを送出する。バスモード線のうち
ETRRDが活性化されている場合には、アドレス
バス線で指定されるアドレスの外部レジスタを持
つモジユールが、その外部レジスタのデータを送
出する。なお、２台の異なるIOP内の外部レジス
タには異なるアドレスが付与されている。
中央処理装置CPUが共通バスを使用して入出
力装置IOPの外部レジスタに対して読出し動作お
よび書込み動作を実行した場合のタイムチヤート
例を第３図および第４図に示す。
力装置IOPの外部レジスタに対して読出し動作お
よび書込み動作を実行した場合のタイムチヤート
例を第３図および第４図に示す。
また、中央処理装置CPUの共通バスインタフ
エースを制御する部分の論理回路図を第５図およ
び第６図に、入出力処理装置IOPの共通バスイン
タフエースを制御する部分の論理回路図を第７図
および第８図に、共通バス制御装置CBCの論理
回路図を第９図にそれぞれ示す。なお、第７図お
よび第８図では、中央処理装置CPUから発行さ
れた外部レジスタ書込み又は読出し動作を入出力
処理装置IOPが実行するために必要な部分の論理
回路が主として示されており、入出力処理装置
IOPが記憶装置MEMに対して書込み又は読出し
動作を実行するために必要な部分の論理回路は省
略されている。
エースを制御する部分の論理回路図を第５図およ
び第６図に、入出力処理装置IOPの共通バスイン
タフエースを制御する部分の論理回路図を第７図
および第８図に、共通バス制御装置CBCの論理
回路図を第９図にそれぞれ示す。なお、第７図お
よび第８図では、中央処理装置CPUから発行さ
れた外部レジスタ書込み又は読出し動作を入出力
処理装置IOPが実行するために必要な部分の論理
回路が主として示されており、入出力処理装置
IOPが記憶装置MEMに対して書込み又は読出し
動作を実行するために必要な部分の論理回路は省
略されている。
まず、第３図のタイムチヤートに添つて、中央
処理装置CPUが入出力処理装置IOPの外部レジス
タに対して読出し動作を行う場合の動作を説明す
る。
処理装置CPUが入出力処理装置IOPの外部レジス
タに対して読出し動作を行う場合の動作を説明す
る。
第５図および第６図において、CPU主制御部
（図示せず）からの信号線ADRSCには外部レジ
スタアドレスが、また、信号線MEMRDC，
MEMWTC，ETRRDC，ETRWTCには
ETRRDCのみが活性化されて出力され、信号線
REQCが活性化される。この結果、ゲートＧ７を
通して共通バス使用権要求信号線REQ１が活性
化される。第９図の共通バス制御装置CBCでは、
ゲートＧ３４，Ｇ３５，Ｇ３６によつて信号線
REQ１，REQ２，REQ３の優先選択動作が行わ
れるがそのうちREQ１のみ活性化されている場
合には、共通バス使用権許可信号線ACK１が活
性化されて応答される。
（図示せず）からの信号線ADRSCには外部レジ
スタアドレスが、また、信号線MEMRDC，
MEMWTC，ETRRDC，ETRWTCには
ETRRDCのみが活性化されて出力され、信号線
REQCが活性化される。この結果、ゲートＧ７を
通して共通バス使用権要求信号線REQ１が活性
化される。第９図の共通バス制御装置CBCでは、
ゲートＧ３４，Ｇ３５，Ｇ３６によつて信号線
REQ１，REQ２，REQ３の優先選択動作が行わ
れるがそのうちREQ１のみ活性化されている場
合には、共通バス使用権許可信号線ACK１が活
性化されて応答される。
ACK１信号が応答されると、第６図において
ゲートＧ１４，Ｇ１９，Ｇ２０，Ｇ２１，Ｇ２２
が開いて、アドレスバス線ADRSには外部レジス
タアドレスが、バスモード線にはのみ活
性化して出力される。
ゲートＧ１４，Ｇ１９，Ｇ２０，Ｇ２１，Ｇ２２
が開いて、アドレスバス線ADRSには外部レジス
タアドレスが、バスモード線にはのみ活
性化して出力される。
第７図及び第８図の入出力処理装置IOPでは、
デコーダDECがアドレス線ADRS上のアドレス
をデコードし、自装置内の外部レジスタのアドレ
スならばゲートＧ２３，Ｇ２４，Ｇ２６を駆動す
る。この結果、ゲートＧ２３，Ｇ２６の出力信号
が活性化され、フリツプフロツプFF５，FF７が
セツトされ、共通バスに対して信号と
END信号が活性化されて出力される。
デコーダDECがアドレス線ADRS上のアドレス
をデコードし、自装置内の外部レジスタのアドレ
スならばゲートＧ２３，Ｇ２４，Ｇ２６を駆動す
る。この結果、ゲートＧ２３，Ｇ２６の出力信号
が活性化され、フリツプフロツプFF５，FF７が
セツトされ、共通バスに対して信号と
END信号が活性化されて出力される。
なお、フリツプフロツプFF７はセツトされた
次のマシンサイクルでリセツトされるため、その
出力信号ENDは１マシンサイクルのみ活性化さ
れる。
次のマシンサイクルでリセツトされるため、その
出力信号ENDは１マシンサイクルのみ活性化さ
れる。
この信号により、アドレスバス線ADRS上の外
部レジスタアドレスがレジスタREG２に格納さ
れる。また、フリツプフロツプFF５の出力信号
RTRYFはIOP主制御部（図示せず）へ、外部レ
ジスタ読出し指示フラグとして供給されている。
IOP主制御部はマイクロプログラム制御方式で実
現されており、RTRYF信号の活性化により当該
マイクロプログラムへの割込みが発生し外部レジ
スタ読出し指示が通知される。
部レジスタアドレスがレジスタREG２に格納さ
れる。また、フリツプフロツプFF５の出力信号
RTRYFはIOP主制御部（図示せず）へ、外部レ
ジスタ読出し指示フラグとして供給されている。
IOP主制御部はマイクロプログラム制御方式で実
現されており、RTRYF信号の活性化により当該
マイクロプログラムへの割込みが発生し外部レジ
スタ読出し指示が通知される。
一方、共通バス転送終了信号の活性化に
より共通バス使用権許可信号ACK１は非活性化
され、共通バス使用権は解放される。また、中央
処理装置CPUでは、第５図のフリツプフロツプ
FF２がセツトされ、信号が非活性化さ
れるのを待合せる。
より共通バス使用権許可信号ACK１は非活性化
され、共通バス使用権は解放される。また、中央
処理装置CPUでは、第５図のフリツプフロツプ
FF２がセツトされ、信号が非活性化さ
れるのを待合せる。
外部レジスタ読出し指示を認知したIOP主制御
部は、レジスタREG２に格納されている外部レ
ジスタアドレスを読み出し、そのアドレスで指定
された外部レジスタの読出しデータを信号線
RDATAI上に準備してデータセツト信号線
DTSETを活性化する。これにより、上記外部レ
ジスタの読出しデータは第８図のレジスタREG
４に格納されると同時に第７図のフリツプフロツ
プFF４がセツトされ、フリツプフロツプFF５は
リセツトされる。この結果、活性化されていた
RETRY信号は非活性化される。
部は、レジスタREG２に格納されている外部レ
ジスタアドレスを読み出し、そのアドレスで指定
された外部レジスタの読出しデータを信号線
RDATAI上に準備してデータセツト信号線
DTSETを活性化する。これにより、上記外部レ
ジスタの読出しデータは第８図のレジスタREG
４に格納されると同時に第７図のフリツプフロツ
プFF４がセツトされ、フリツプフロツプFF５は
リセツトされる。この結果、活性化されていた
RETRY信号は非活性化される。
信号の非活性化に応答して中央処理装
置CPUではフリツプフロツプFF２がリセツトさ
れると同時に、ゲートＧ９，Ｇ７を通して共通バ
ス使用権要求信号REQ１が再度活性化される。
この結果、再度共通バスを使用してデータ転送が
行われるが、前回と異なり、第７図のフリツプフ
ロツプFF４がセツトされているため、フリツプ
フロツプFF５はセツトされず、信号は
活性化されない。また、第８図のレジスタREG
４には有効な外部レジスタ読出しデータが格納さ
れているので、信号が活性化されるタイミ
ングでデータバス線DATAに送出され、第６図
のREG１にセツトされ、CPU主制御部に供給さ
れる。また、信号の活性化により、第５図
のゲートＧ８，Ｇ６，Ｇ１３を通してENDC信号
が活性化され、CPU主制御部に外部レジスタ読
出し動作の終了を通知する。
置CPUではフリツプフロツプFF２がリセツトさ
れると同時に、ゲートＧ９，Ｇ７を通して共通バ
ス使用権要求信号REQ１が再度活性化される。
この結果、再度共通バスを使用してデータ転送が
行われるが、前回と異なり、第７図のフリツプフ
ロツプFF４がセツトされているため、フリツプ
フロツプFF５はセツトされず、信号は
活性化されない。また、第８図のレジスタREG
４には有効な外部レジスタ読出しデータが格納さ
れているので、信号が活性化されるタイミ
ングでデータバス線DATAに送出され、第６図
のREG１にセツトされ、CPU主制御部に供給さ
れる。また、信号の活性化により、第５図
のゲートＧ８，Ｇ６，Ｇ１３を通してENDC信号
が活性化され、CPU主制御部に外部レジスタ読
出し動作の終了を通知する。
以上説明したように、信号線を設ける
ことにより、中央処理装置CPUから入出力処理
装置IOPの外部レジスタへの読出し動作を行う際
に、入出力処理装置IOPが読出しデータを準備す
る期間中、共通バスの使用権を開放することが可
能となる。
ことにより、中央処理装置CPUから入出力処理
装置IOPの外部レジスタへの読出し動作を行う際
に、入出力処理装置IOPが読出しデータを準備す
る期間中、共通バスの使用権を開放することが可
能となる。
次に第４図のタイムチヤートに添つて、中央処
理装置CPUが入出力処理装置IOPの外部レジスタ
に対して書込み動作を行う場合の動作を説明す
る。
理装置CPUが入出力処理装置IOPの外部レジスタ
に対して書込み動作を行う場合の動作を説明す
る。
第５図および第６図において、CPU主制御部
（図示せず）からの信号線ADRSCには外部レジ
スタアドレスが、また、信号線MEMRDC，
MEMWTC，ETRRDC，ETRWTC、には、
ETRWTCのみが活性化されて出力され、信号線
REQCが活性化される。この結果、ゲートＧ７を
通して共通バス使用権要求信号線REQ１が活性
化される。第９図の共通バス制御装置CBCでは、
ゲートＧ３４，Ｇ３５，Ｇ３６によつて信号線
REQ１，REQ２，REQ３の優先選択動作が行わ
れるがそのうちREQ１のみ活性化されている場
合には共通バス使用権許可信号ACK１が活性化
されて応答される。
（図示せず）からの信号線ADRSCには外部レジ
スタアドレスが、また、信号線MEMRDC，
MEMWTC，ETRRDC，ETRWTC、には、
ETRWTCのみが活性化されて出力され、信号線
REQCが活性化される。この結果、ゲートＧ７を
通して共通バス使用権要求信号線REQ１が活性
化される。第９図の共通バス制御装置CBCでは、
ゲートＧ３４，Ｇ３５，Ｇ３６によつて信号線
REQ１，REQ２，REQ３の優先選択動作が行わ
れるがそのうちREQ１のみ活性化されている場
合には共通バス使用権許可信号ACK１が活性化
されて応答される。
ACK１信号が応答されると第６図においてゲ
ートＧ１４，Ｇ１９，Ｇ２０，Ｇ２１，Ｇ２２が
開いて、アドレスバス線ADRSには外部レジスタ
アドレスが、バスモード線にはのみ活
性化して出力される。
ートＧ１４，Ｇ１９，Ｇ２０，Ｇ２１，Ｇ２２が
開いて、アドレスバス線ADRSには外部レジスタ
アドレスが、バスモード線にはのみ活
性化して出力される。
第７図および第８図の入出力処理装置IOPで
は、デコーダDECがアドレスバス線ADRS上の
アドレスをデコードし、自装置内の外部レジスタ
アドレスならば、ゲートＧ２３，Ｇ２４，Ｇ２６
を駆動する。この結果、ゲートＧ２４，Ｇ２６の
出力信号が活性化され、フリツプフロツプFF６，
FF７がセツトされ、共通バスに対して、
信号と信号が活性化されて出力される。
は、デコーダDECがアドレスバス線ADRS上の
アドレスをデコードし、自装置内の外部レジスタ
アドレスならば、ゲートＧ２３，Ｇ２４，Ｇ２６
を駆動する。この結果、ゲートＧ２４，Ｇ２６の
出力信号が活性化され、フリツプフロツプFF６，
FF７がセツトされ、共通バスに対して、
信号と信号が活性化されて出力される。
なお、フリツプフロツプFF７はセツトされた
次のマシンサイクルでリセツトされるため、その
出力信号ENDは１マシンサイクルのみ活性化さ
れる。この信号によりアドレスバス線ADRS上の
外部レジスタアドレスがレジスタREG２に、デ
ータバス線DATA上の外部レジスタ書込みデー
タがレジスタREG３に格納される。また、フリ
ツプフロツプFF６の出力信号WAITFはIOP主制
御部（図示せず）へ、外部レジスタ書込み指示フ
ラグとして供給されている。IOP主制御部はマイ
クロプログラム制御方式で実現されており、
WAITF信号の活性化により当該マイクロプログ
ラムへの割込みが発生し、外部レジスタへの書込
み指示が通知される。
次のマシンサイクルでリセツトされるため、その
出力信号ENDは１マシンサイクルのみ活性化さ
れる。この信号によりアドレスバス線ADRS上の
外部レジスタアドレスがレジスタREG２に、デ
ータバス線DATA上の外部レジスタ書込みデー
タがレジスタREG３に格納される。また、フリ
ツプフロツプFF６の出力信号WAITFはIOP主制
御部（図示せず）へ、外部レジスタ書込み指示フ
ラグとして供給されている。IOP主制御部はマイ
クロプログラム制御方式で実現されており、
WAITF信号の活性化により当該マイクロプログ
ラムへの割込みが発生し、外部レジスタへの書込
み指示が通知される。
一方、共通バス転送終了信号の活性化に
より、共通バス使用権許可信号ACK１は非活性
化され、共通バス使用権は解放される。また、中
央処理装置CPUでは第５図のフリツプフロツプ
FF３がセツトされ信号が非活性化される
のを待合せる。外部レジスタ書込み指示を認知し
たIOP主制御部はレジスタREG２およびREG３
に格納されている外部レジスタアドレスおよび書
込みデータを読み出し、指定された外部レジスタ
に対して書込み動作を実行する。この動作は外部
レジスタの種類によつて、単なる外部レジスタへ
のデータの格納のみの場合もあれば、データの格
納に続いてそのデータで指定される一連の入出力
処理の実行を含む場合もある。この外部レジスタ
への書込み動作が終了した時点でWTEND信号
を活性化する。これにより、第７図のフリツプフ
ロツプFF６がリセツトされ、信号は非活
性化される。
より、共通バス使用権許可信号ACK１は非活性
化され、共通バス使用権は解放される。また、中
央処理装置CPUでは第５図のフリツプフロツプ
FF３がセツトされ信号が非活性化される
のを待合せる。外部レジスタ書込み指示を認知し
たIOP主制御部はレジスタREG２およびREG３
に格納されている外部レジスタアドレスおよび書
込みデータを読み出し、指定された外部レジスタ
に対して書込み動作を実行する。この動作は外部
レジスタの種類によつて、単なる外部レジスタへ
のデータの格納のみの場合もあれば、データの格
納に続いてそのデータで指定される一連の入出力
処理の実行を含む場合もある。この外部レジスタ
への書込み動作が終了した時点でWTEND信号
を活性化する。これにより、第７図のフリツプフ
ロツプFF６がリセツトされ、信号は非活
性化される。
信号の非活性化により、中央処理装置
CPUのフリツプフロツプFF３はリセツトされ、
同時にゲートＧ１２，Ｇ１３を通してENDC信号
が活性化され、CPU主制御部に外部レジスタ書
込み動作の終了を通知する。
CPUのフリツプフロツプFF３はリセツトされ、
同時にゲートＧ１２，Ｇ１３を通してENDC信号
が活性化され、CPU主制御部に外部レジスタ書
込み動作の終了を通知する。
以上説明したように、信号線を設ける
ことにより中央処理装置CPUから入出力処理装
置IOPの外部レジスタへの書込み動作を行う際
に、入出力処理装置IOPが書込みデータを受領し
てから実際の書込み動作を終了するまでの期間
中、共通バスの使用権を解放することが可能とな
る。
ことにより中央処理装置CPUから入出力処理装
置IOPの外部レジスタへの書込み動作を行う際
に、入出力処理装置IOPが書込みデータを受領し
てから実際の書込み動作を終了するまでの期間
中、共通バスの使用権を解放することが可能とな
る。
本発明の他の実施例を第１０図に示す。
第１０図の情報処理装置は、共通バスにより結
合された２台の中央処理装置CPU＃１，CPU
＃２、記憶装置MEM、４台の入出力処理装置
IOP＃１，IOP＃２，IOP＃３，IOP＃４および
共通バス制御装置CBCから構成されている。
合された２台の中央処理装置CPU＃１，CPU
＃２、記憶装置MEM、４台の入出力処理装置
IOP＃１，IOP＃２，IOP＃３，IOP＃４および
共通バス制御装置CBCから構成されている。
ただし、中央処理装置CPU＃１は入出力処理
装置IOP＃３，IOP＃４の外部レジスタに対して
読出し、書込み動作を行うことはなく、中央処理
装置CPU＃２は入出力処理装置IOP＃１，IOP
＃２の外部レジスタに対して読出し、書込み動作
を行うことはないという制限条件が付けられてい
る。
装置IOP＃３，IOP＃４の外部レジスタに対して
読出し、書込み動作を行うことはなく、中央処理
装置CPU＃２は入出力処理装置IOP＃１，IOP
＃２の外部レジスタに対して読出し、書込み動作
を行うことはないという制限条件が付けられてい
る。
第１図の構成例と異なるのは、２台の中央処理
装置CPU＃１，CPU＃２に対応して、信号線
MODE，RETRY，WAITがそれぞれ、MODE
１，RETRY１，WAIT１，MODE２，RETRY
２，WAIT２のように２組設けられている点と、
記憶装置MEMはすべての中央処理装置及び入出
力処理装置から読出し、書込み動作が実行可能な
ように信号線MODE１と信号線MODE２の論理
和の指示に従つて動作する点である。
装置CPU＃１，CPU＃２に対応して、信号線
MODE，RETRY，WAITがそれぞれ、MODE
１，RETRY１，WAIT１，MODE２，RETRY
２，WAIT２のように２組設けられている点と、
記憶装置MEMはすべての中央処理装置及び入出
力処理装置から読出し、書込み動作が実行可能な
ように信号線MODE１と信号線MODE２の論理
和の指示に従つて動作する点である。
(ヘ) 発明の効果
本発明によれば、共通バスを使用した１回のデ
ータ転送の途中で共通バスの使用権を解放するこ
とが可能となり、これにより共通バスの１回の占
有時間を短縮することができる。
ータ転送の途中で共通バスの使用権を解放するこ
とが可能となり、これにより共通バスの１回の占
有時間を短縮することができる。
第１図は本発明を実施した情報処理装置の構成
例を示す図、第２図はバスモード信号の種類と機
能を示す図、第３図はCPUがIOPの外部レジスタ
に対して読出し動作を行なう場合のタイムチヤー
トを示す図、第４図はCPUがIOPの外部レジスタ
に対して書込み動作を行なう場合のタイムチヤー
トを示す図、第５図および第６図はCPUのバス
インタフエース制御部の論理回路図、第７図およ
び第８図はIOPのバスインタフエース制御部の論
理回路図、第９図はCBCの論理回路図、第１０
図は本発明の他の実施例の情報処理装置の構成例
を示す図である。 図中、Ｇ１〜Ｇ３８は論理ゲート、FF１〜FF
１０はJKフリツプフロツプ、REG１〜REG４は
レジスタ、DECはデコーダ、Ｒ１〜Ｒ７はプル
アツプ抵抗である。
例を示す図、第２図はバスモード信号の種類と機
能を示す図、第３図はCPUがIOPの外部レジスタ
に対して読出し動作を行なう場合のタイムチヤー
トを示す図、第４図はCPUがIOPの外部レジスタ
に対して書込み動作を行なう場合のタイムチヤー
トを示す図、第５図および第６図はCPUのバス
インタフエース制御部の論理回路図、第７図およ
び第８図はIOPのバスインタフエース制御部の論
理回路図、第９図はCBCの論理回路図、第１０
図は本発明の他の実施例の情報処理装置の構成例
を示す図である。 図中、Ｇ１〜Ｇ３８は論理ゲート、FF１〜FF
１０はJKフリツプフロツプ、REG１〜REG４は
レジスタ、DECはデコーダ、Ｒ１〜Ｒ７はプル
アツプ抵抗である。
Claims (1)
- 【特許請求の範囲】 １ 共通バスに接続された第１のモジユールと第
２のモジユールの間で、該共通バスを使用してデ
ータ転送を行うための共通バス制御方式であり、
上記第１のモジユールは上記共通バスの使用権を
獲得し、上記共通バスを介して上記第２のモジユ
ールに対してデータ転送要求を発行し、上記第２
のモジユールは自己宛のデータ転送要求を検出し
た時点で直ちにデータ転送を行えない場合には、
上記第２のモジユールから上記第１のモジユール
に対して設けられた第１の信号線を活性化して上
記第１のモジユールに通知しバス使用権を解放さ
せ、その後、データ転送の準備ができた時点で上
記第１の信号線を非活性化して上記第１のモジユ
ールに通知し、該通知により、上記第１のモジユ
ールは再度バス使用権を獲得してデータ転送を行
うことを特徴とする共通バス制御方式。 ２ 共通バスに接続された第１のモジユールと第
２のモジユールの間で、該共通バスを使用して上
記第１のモジユールから上記第２のモジユールへ
データ転送を行うためのバス制御方式であり、上
記第１のモジユールは上記共通バスの使用権を獲
得し、上記共通バスを介して上記第２のモジユー
ルに対してデータ転送要求を発行し、上記第２の
モジユールは自己宛のデータ転送要求を検出しデ
ータを受取つた時点で、上記第１のモジユールに
対して直ちにデータ転送完了を通知できない場合
には、上記第２のモジユールから上記第１のモジ
ユールに対して設けられた第２の信号線を活性化
して上記第１のモジユールに通知し、バス使用権
を解放させ、その後、データ転送完了を通知でき
るようになつた時点で上記第２の信号線を非活性
化して上記第１のモジユールに通知し、該通知に
より、上記第１のモジユールはデータ転送の完了
を認知することを特徴とする共通バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555683A JPS6077254A (ja) | 1983-10-04 | 1983-10-04 | 共通バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555683A JPS6077254A (ja) | 1983-10-04 | 1983-10-04 | 共通バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077254A JPS6077254A (ja) | 1985-05-01 |
| JPH0115905B2 true JPH0115905B2 (ja) | 1989-03-22 |
Family
ID=16172869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18555683A Granted JPS6077254A (ja) | 1983-10-04 | 1983-10-04 | 共通バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077254A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101560A (ja) * | 1988-10-11 | 1990-04-13 | Nec Corp | バスインタフェース装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6049350B2 (ja) * | 1977-11-16 | 1985-11-01 | 松下電器産業株式会社 | デ−タバス制御方式 |
| JPS54101631A (en) * | 1978-01-27 | 1979-08-10 | Nec Corp | Bus control system |
| JPS6041386B2 (ja) * | 1981-10-31 | 1985-09-17 | 株式会社東芝 | バスシステム |
-
1983
- 1983-10-04 JP JP18555683A patent/JPS6077254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6077254A (ja) | 1985-05-01 |
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