JPH0115959B2

JPH0115959B2 -

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Publication number: JPH0115959B2
Application number: JP55007389A
Authority: JP
Inventors: Toomasu Shimuko Richaado
Original assignee: Xicor LLC
Current assignee: Xicor LLC
Priority date: 1979-01-24
Filing date: 1980-01-24
Publication date: 1989-03-22
Also published as: GB2042296A; BE881329A; NL8000435A; SE8000392L; FR2447587B1; DE3002492A1; GB2042296B; NL192015B; DE3002492C2; FR2447587A1; NL192015C; KR830001767B1; JPS55101192A

Description

【発明の詳細な説明】本発明は、MOS形RAM（ランダム・アクセ
ス・メモリ）に関し、更に詳細には、集積化フロ
ーテイング・ゲート回路素子を組み入れた不揮発
性スタテイツクRAMに関する。

多くのスタテイツクRAMは、２進データ（１
及び０）を記憶するメモリ・セルとしてフリツ
プ・フロツプのようなバイステーブルな半導体回
路を採用する。情報を記憶するそのようなスタテ
イツク・メモリ・セルでは、電源からの電流が２
つの交差して結合される枝路の１つに連続して流
れ、他の枝路には流れない。情報を記憶するため
に２つの（２進の）区別のつくメモリ状態がその
枝路の導通状態及び不導通状態によつて提供され
る。従つて、そのような半導体メモリ・セルは揮
発性を考えられる、その理由は仮に電源が取り除
かれると、メモリ状態を区別する電流が枝路に流
れなくなり、セル内の情報が失なわれるからであ
る。そのような揮発性は従来の半導体メモリの欠
点であり、電源が取り除かれたとき半導体回路に
不揮発性を提供する回路素子及び構造が開発され
てきた。その例として、1978年のIEEE Inter−
national Solid State Circuits Conference
Digest、108−109p、E.Harari等の「256ビツト
不揮発性スタテイツクRAM」；1978年、IEEE
International Solid State Circuits Conference
Digest 196−197p、F.Berenga等の「E²−
PROM TVシンセサイザ」；1978年、IEEE
Trans. Electron Devices Vol. ED−25、No.８、
1061−1065p、M.Horne等の「軍規格級1024ビツ
ト不揮発性半導体RAM」；1978年、IEEE
Trans. Electron Devices、Vol.ED−25、No.８、
1065−1070p、Y.Uchida等の「1K不揮発性半導
体リード／ライトRAM」；1971年、IEEE
International Solid State Circuits Conference
Digest、80−81p、D.Frohmannの「Ａ Fully−
Decoded2048 ビツトElectrically
Programmable MOS−ROM」；米国特許第
3660819号；米国特許第4099196号；米国特許第
3500142号；1975年のDimaria等のApplied Phys.
lettersの505−507pの「Interface Effects and
High Conductivity in Oxides Grown from
Polycrystalline Silicon」；1977年のR.M.
Anderson等のJ.of Appl.Phys.，Vol.48、No.11，
4834−4836p、「Evidence for Surface Asperity
Mechanism of Conductivity in Oxide Grown
on Polycrystalline Silicon」等がある。

MOSフローテイング・ゲート構造に基くデバ
イスは、従来、データ記憶時間を延長させるため
に使用された。フローテイング・ゲートは、サブ
ストレート（基板）から電気的に絶縁されてはい
るが該サブストレートに容量的に結合された導電
材料から成る島であり、MOSトランジスタのゲ
ートを形成する。このフローテイング・ゲート上
に電荷が有るか無いかによつて、MOSトランジ
スタは導通（ON）か不導通（OFF）にされ、こ
のフローテイング・ゲート電荷の有無に対応する
２進データ“１”又は“０”を記憶するメモリと
して基礎を形成する。フローテイング・ゲートへ
の信号電荷の注入及び除去のための各種の方法が
知られている。一度電荷がゲートに与えられる
と、永久的に保存される。それは、フローテイン
グ・ゲートは絶縁材で完全に包囲され、それがフ
ローテイング・ゲートからの放電の障壁として作
用するからである。電荷は、ホツト電子注入及び
（又は）トンネル機構を使用してフローテイン
グ・ゲートに導入され、放射（紫外線、Ｘ線）に
露出し、アバランシエ注入又はトンネル効果によ
つてフローテイング・ゲートから除去される。こ
こでいうトンネルの用語は、導体の表面から近接
した絶縁物にエネルギ障壁を越えて電子を放出す
ることを含めた広い意味で使用されている。

非常に薄いゲート酸化膜を利用するフローテイ
ング・ゲート不揮発性素子を組入れた不揮発性ス
タテイツクRAMメモリは周知であるが、多くの
欠点も有する。電荷は比較的薄い（50−200オン
グストローム）酸化膜を通つてフローテイング・
ゲート素子から及び該素子へ両方向に通過するの
であるが、その酸化膜は要求される完全な状態で
製造することが困難である。その非常に薄いトン
ネル酸化膜の両方向性の為、不揮発性RAMセル
はメモリの内容を失なわせる可能性がある妨害の
問題がある。そのような問題によつて特に、リー
ド・サイクルの数に制限をもたらし、また、セル
のメモリ内容の妨害は近接したセル動作によつて
起される。他の不揮発性RAMデバイスはフロー
テイング・ゲートを使用しないで金属・窒化膜−
酸化膜・半導体構造を使用し、電荷は窒化シリコ
ン、酸化シリコンの界面に保持される。しかし、
そのようなMNOSデバイスは、リード・サイク
ルのみならずライト・サイクルをも制限する妨害
の問題を有し、MNOSデバイスの広範な使用を
妨げている。

不揮発性素子とRAM回路をインターフエース
して半導体メモリ・アレイに不揮発性を提供すこ
とは望ましいことである。しかし、周知のインタ
ーフエースされたデバイスは種々の欠点を有す
る。例えば、そのようなインターフエースは、交
差するスタテイツクRAMセルの２つの枝路間の
不揮発性素子によつて直接的に引き起こされる導
電度の不平衡を導入することによつて達成可能で
ある。しかし、そのような導電度の不平衡は交差
して結合されるスタテイツクRAMセルにDCオ
フセツト電流をもたらし、そのオフセツト電流は
セルが通常のRAMモード動作のときは除去しな
ければならず、また、そのような不平衡はメモリ
回路全体に対してリード及びライト妨害マージン
を与える。更に、そのようなマージンは製造に限
界を与え、また検査について問題をもたらす。

不揮発性素子のスタテイツクRAMセルへのイ
ンターフエースに関する他の重要な要素は、コン
パクト性及びデバイス設計の簡易性であり、これ
ら事項は回路サイズ及びコストに影響する。周知
のインターフエースは制御信号及び外部トランジ
スタの点で複雑なインターフエースを必要とし、
その結果、大きな不揮発性スタテイツクRAM回
路となりそれに従つてコストも上る。

周知の各不揮発性スタテイツクRAMデバイス
は、また、高い動作電流及び電圧を必要とする欠
点を有する。これらの必要性がデバイスのパワ
ー、スピード、複雑な回路設計において実際上の
制限をもたらす。周知の各不揮発性スタテイツク
RAMデバイスは、また、不揮発性メモリ素子を
プログラムする主要素子として半導体サブストレ
ートを利用し、不揮発性素子に記憶させるために
RAM電源線に高電圧を印加するので、RAMセ
ルの設計及び製造工程を不揮発性素子設計及び製
造と分離して、独立して最適化を図ることが困難
である。更に、不揮発性記憶素子にあるデータが
RAMセルに呼び出されるとき、データはRAM
セルに相補的（コンプリメント）に加えられ、あ
るいはその反対に不揮発性素子に最初に書き込ま
れるときも同様である。このように、従来のフリ
ツプ・フロツプRAMセルの第１枝路が導通で第
２の枝路が不導通であることによつて表わされる
２進数“０”が不揮発性素子に書込まれた場合、
次にRAMセルに書き戻されたときは、RAMセ
ルの第１枝路が不導通となり第２枝路が導通とな
つて、２進数“１”を表わすことになる。そのよ
うな直接的、真状態での呼出しではない相補的呼
出しは、外部回路で処理されあるいはメモリの使
用者によつて補なわれなければならず非常に不都
合である。

従つて、本発明の目的は、改良された不揮発性
スタテイツクRAMセル及びメモリ装置を提供す
ることである。本発明の他の目的は、導電性の又
はDCバランスのとれた、また、スタテイツク
RAMセルと不揮発性素子とのインターフエース
関係において容量性又はダイナミツクな不平衡を
スタテイツクRAMセルに与え得る、不揮発性の
スタテイツクRAM装置及びメモリ・アレイを提
供することである。本発明の他の目的は、メモ
リ・セルのスタテイツクRAM部と不揮発性部が
分離して最適化が図れる不揮発性スタテイツク
RAMセル及び装置を提供することである。本発
明の他の目的は、比較的簡単で製造費の低いコン
パクトな、高密度の不揮発性スタテイツクRAM
セルを提供することである。本発明の更に他の目
的は、プログラム中高電圧源からDC電流が殆ん
ど流れない不揮発性スタテイツクRAMを提供す
ることである。

本発明は、概述すれば、２つのメモリ状態の１
つとして２進データを記憶する揮発性半導体バイ
ステーブル・メモリ・セルと、該メモリ・セルか
ら２進データを呼出し及びそこに２進データを書
込むアドレス装置と、揮発性メモリ・セルの記憶
状態とは無関係にフローテイング・ゲートの２つ
の電荷レベルの１つとして２進データを記憶する
不揮発性メモリ素子と、から構成される不揮発性
半導体メモリ装置である。更に、本装置は、揮発
性メモリ・セルをフローテイング・ゲート・メモ
リ素子に容量的に結合し、所定のフローテイン
グ・ゲート・メモリ状態としてバイステーブル・
メモリ・セルのメモリ状態をフローテイング・ゲ
ート素子に写す装置と、フローテイング・ゲート
素子を揮発性半導体メモリ・セルに容量的に結合
して、揮発性メモリ・セルに電源が供給されたと
き、揮発性セルに不揮発性素子のフローテイン
グ・ゲートのメモリ状態を写す装置と、を含む。
バイステーブル・メモリ・セルのメモリ状態をフ
ローテイング・ゲート素子に写す装置とフローテ
イング・ゲート素子のメモリ状態をバイステーブ
ル・メモリ・セルに写す装置は、バイステーブ
ル・セルの最初のメモリ状態をフローテイング・
ゲート素子に写し、続いてフローテイング・ゲー
ト素子のメモリ状態を不揮発性セルに写すとき、
バイステーブル・セルが最初のメモリ状態に戻る
ように動作する。バイステーブル・揮発性メモ
リ・セルは、望ましくはスタテイツクMOSの４
又は６個のトランジスタから成る交差結合したフ
リツプ・フロツプ回路素子であり、本発明による
装置は、従来の方法によるRAMアレイのように
メモリ・アレイの中に構成される。また、不揮発
性メモリ・セルはダイナミツク・メモリ・セルに
より構成されうる。

本発明を以下実施例に従つて詳細に説明する。

第１図乃至第５図に本発明による不揮発性スタ
テイツクRAMセルの実施例が示される。RAM
セル１０は、揮発性スタテイツク・バイステーブ
ル・フリツプ・フロツプ・メモリ・セル１２と不
揮発性の電気的に書き換え可能なフローテイン
グ・ゲート素子１４とも含む。セル１０はＸ−Ｙ
アドレスRAMの一部を形成するので、揮発性メ
モリ・セル１２は、他のメモリ構成として使用さ
れるけれども、以後スタテイツクRAMセルと称
する。

第１図は、ほぼ正確に比例した大きさのチツプ
回路の上面図であり、装置１０の多結晶シリコン
電極構造を示す。装置１０の回路は第５図に示さ
れるが、本発明を明瞭に記載するために第１図の
装置１０の回路素子は第２−４図の形式よりも簡
略化して示している。第１図に示されるように、
セル１０のレイアウト・デザインは、約82.5ミク
ロン×79ミクロン（５ミクロンの尺度で測定）
で、比較的コンパクトであり、切れ目のないセル
のランダム・アクセス・アレイの１ユニツトとし
て使用可能である。

第２図に於いて、シリコン・サブストレート１
１のｎ注入の領域は実線に斜線を引いて画定され
る。更に、装置１０の重なつた構造の各多結晶層
を図示するため、次に配置される多結晶層は別の
線種で表示される。第１の多結晶層５０のパター
ンは点を付けた実線で示され、第２の多結晶層５
２は×印を付けた実線で示され、第３の多結晶層
５４は破線で示される。多結晶層５４がｎチヤン
ネル領域に接触する“埋め込まれた接点”領域は
細かい点線で示される。第１及び第２図で、金属
との接触領域は×印をつけた正方形で示される。

第５図に示されるスタテイツクRAMセル１２
とそれが中に構成されるランダム・アクセス・ア
レイは一般には従来のデザインで成し得る。
RAMセル１２は、線に×印をつけて示す各セル
に接続されるアレイ（第２図）に亘る電源及び信
号を伝送する金属線のストア・ライン１００、
V_ss電位ラインン１０２、V_cc電位ライン１０４、
Ｙデータ・ライン１０６、及び相補Ｙデータ・ラ
イン１０８により周知の方法に従つて適切にアド
レス指定をして電流状態を感知することによつ
て、読み出し及び書き込みがされる。実施例のセ
ル１０においては、V_ss電位は約０ボルト、V_cc電
位は約５ボルト、サブストレート電位V_bbは約−
３ボルトである。

スタテイツクRAMセル１２は不揮発性フロー
テイング・ゲート１４にダイナミツクあるいは容
量性不平衡で結合され、オペレータの指令時に、
揮発性スタテイツクRAMセル１２の電流メモリ
内容を不揮発性素子に記憶する。容量性結合手段
は、また、不揮発性フローテイング・ゲート素子
１４の内容を揮発性スタテイツクRAMセル素子
１２に所望時に適切な回路素子の操作により読み
出される。スタテイツクRAMセル１２及び不揮
発性素子１４のメモリ内容は特定の転写指令時を
除き、相互に無関係である。特に、RAMセル１
０の電流メモリ内容は、セル・アドレス指定及び
書き込み装置によつてRAMセル１２が書き込ま
れるときは常に、不揮発性メモリ素子１４には記
憶されず、スタテイツクRAMセルのメモリ内容
が後述するように“ストア”指令時に容量性転写
回路の動作によつて不揮発性素子１４に記憶され
るのみである。実際には、不揮発性メモリ素子１
４は装置１０に対しプログラム可能な“シヤドウ
ROM”の如くである。

第５図に示されるように、装置１０は周知の６
トランジスタ・スタテイツクRAMセル１２と不
揮発性の電気的に書き換え可能なフローテイン
グ・ゲート・メモリ素子１４とを含む。フローテ
イング・ゲート・メモリ素子１４は同日出願の不
揮発性記憶方法及び装置（特開昭55−99780号）
に詳述されている。

本装置の不揮発性メモリ・セル構成要素の重要
な素子は、サブストレートに対して反対の導電型
から成り、フローテイング・ゲートに近接したサ
ブストレート表面のサブストレート内に配置され
た電気的に絶縁されたバイアス電極である。バイ
アス電極は酸化膜によつて夫々分離された消去／
記憶電極の一部分の下の領域に位置させることも
可能であり、そのような場合、フローテイング・
ゲートと消去／記憶電極の両方の下に配置され
る。バイアス電極はサブストレートと反対の導電
型から成るので、それは逆バイアス電位の下での
pn接合及び本装置に供給されるべきバイアス電
極を絶縁する手段によつてサブストレートと電気
的に分離される。バイアス電極の主な機能は、フ
ローテイング・ゲートに電荷を注入し（即ち、書
き込みサイクル）、及び電荷を排出する（即ち、
消去サイクル）間、フローテイング・ゲートに容
量的作用によつて適正なバイアスを与えることで
ある。

バイアス電極電位は、トランジスタがターン・
オンしたときバイアス電極を所定の基準電圧源に
接続するサブストレート内のトランジスタのよう
なスイツチング素子又は装置によつて制御され
る。スイツチング素子（例えばスイツチング・ト
ランジスタ）がオフのときバイアス電極はフロー
テイング・ゲートの下にあるプログラム電極に対
して充分正にされ、電荷がプログラム電極からフ
ローテイング・ゲートに通り、次に比較的大きく
負にすることにより順にフローテイング・ゲート
電位を変更する。電荷の注入によるこのフローテ
イング・ゲート電位の負への変更は、MOSトラ
ンジスタのような適当な感知手段によつて感知さ
れる。同様に、少なくとも部分的にフローテイン
グ・ゲートと重なり合うがそれと絶縁されている
消去／記憶電極は所定の正電位にされ電荷がフロ
ーテイング・ゲートから消去／記憶電極に通る。
この態様でフローテイング・ゲートは比較的高い
正電位にされ、それは感知トランジスタのような
適当な手段によつて感知される。

メモリ装置の自動的自己調節補償回路が、フロ
ーテイング・ゲートとバイアス電極とサブストレ
ートとの一致する下の領域に形成され、電荷がプ
ログラム・ゲートからフローテイング・ゲートに
流れているときの書き込み動作中、フローテイン
グ・ゲートへの電流パルスを整形する。この回路
はプログラム・ゲートの凹凸とフローテイング・
ゲートとの間のトンネル酸化膜にかかるストレス
を最小限に抑える。しかし、多くの動作サイクル
後には酸化膜にトラツプされた電荷のため、より
高いストレスがフローテイング・ゲートに書き込
むために必要となる。この回路は、必要となつた
とき付加的ストレスを供給することによつて自動
的にこの状態を調節する。フローテイング・ゲー
トに対する最小ストレスの供給、電流パルス整
形、及び特別のストレスの供給の組合せによつ
て、本発明による装置の有効サイクル数の延長の
主要素であるトラツプされた電荷を補償する。更
に、バイアス電極の半導体電気特性及びサブスト
レート半導体の表面への配置を利用することによ
つて、この回路は非常に小さくすることができ
る。この点で、電気的に絶縁状態にあるときは、
バイアス電極は、消去／記憶電極の大部分の電位
をフローテイング・ゲートに該フローテイング・
ゲートの関数として容量的に結合する可変容量性
結合装置として作用する。これに関連して、消
去／記憶電極電位のフローテイング・ゲートへの
容量性結合は、フローテイング・ゲートとプログ
ラム電極との間の電位を充分上昇させプログラム
電極から電荷をフローテイング・ゲートに移すの
に利用される。しかし、容量性結合装置のキヤパ
シタンスは、フローテイング・ゲートに結合され
る消去／記憶電極電位の一部がフローテイング・
ゲートの電位が減少すると共に減少し、言い換え
ればバイアス電極とフローテイング・ゲートとの
電位差が上昇すると共に減少するように、変化す
る。従つて、プログラム電極からフローテイン
グ・ゲートへの電荷の移動は容量性結合を減少さ
せ、延いてはフローテイング・ゲートへの電荷の
移動を減少させる。

図示されたように、装置１０のセル構造は単結
晶ｐ型シリコン・ウエハ・サブストレート１１上
に構成され、該サブストレートは１立方センチメ
ートル当り約１×10¹⁴〜１×10¹⁶原子の範囲でド
ーピングされたアクセプタを有する。電気的に絶
縁されたポリシリコン・フローテイング・ゲート
２はサブストレートに近接して設けられ、サブス
トレート１１内のバイアス電極７に容量的に結合
される。バイアス電極７はサブストレート１１と
反対の導通型でサブストレート１１内に形成さ
れ、実施例では約１×10¹⁷原子／cm³の範囲のドナ
ー不純物濃度を有する。バイアス電極７は、拡散
又はイオン注入のような従来の技術で形成可能で
あり、図示実施例では約１ミクロンの厚さでcm²あ
たり１×10¹²から１×10¹⁵の注入濃度で形成され
る。

デプレシヨン領域に関する電極の可変キヤパシ
タンスは、電極とサブストレートの電位差の関数
として表わされ（1970年、Bell Systems
Technical Journal、49、587−593p、Boyle ＆
Smithの“Charge Coupled Semicon−ductor
Devices”）、図示実施例においては、バイアス電
極７についてのフローテイング・ゲート２の可変
キヤパシタンスCC２は次のように表わされる。

ここでC_Oはフローテイング・ゲート２の近接
表面によつて形成されるコンデンサのcm²当りの最
大キヤパシタンスで次のように表わされ、 C_O＝ε／ＸまたＢ＝qK_SNX／Kdである。

ここで、εは、フローテイング・ゲート２とバ
イアス電極７との間の二酸化シリコン領域５の誘
電率である。

Ｘはフローテイング・ゲート２とバイアス電極
７との間の誘電体領域の厚さである。

ｑは電荷、 K_Sはシリコン比誘電率、K_dバイアス電極７と
フローテイング・ゲート２とを分離する領域５の
比誘電率、Ｎはバイアス電極７のドーピング濃度であり、
ΔVはバイアス電極７の電位V_N+からフローテイ
ング・ゲート２の電位V_FGを差し引いた値で若干
零より大きく、 V_FBはフラツト・バンド電圧である。

従つて、CC２は、非常に高いドーピング濃度
ＮでほぼC_O（一定）に等しく、非常に低いドーピ
ング濃度Ｎでほとんど零となる（他のパラメータ
を一定として）。キヤパシタンスCO２は、このよ
うにフローテイング・ゲート２が電子を受け負に
なるに従つて小さくなる。しかし、ΔVが零より
も小さいときは、キヤパシタンスCC２は比較的
一定の最大値C_Oとなる。

可変キヤパシタンスCC２はフローテイング・
ゲート２をバイアス電極７への結合電圧を制御
し、従つてプログラム電極とフローテイング・ゲ
ート間の電位差がトンネル電流を駆動し、バイア
ス電極のドーピング濃度の制御によつて有効に制
御される。

図示のRAMセル１２は２つの交差結合される
スタテイツク・インバータ回路を含み、結合して
スタテイツクな６トランジスタ・フリツプ・フロ
ツプ・メモリ素子を形成する従来のMOS RAM
デザインから成る。この点に関し、RAMメモリ
素子１２は、夫々がデプレシヨン・プルアツプ・
トランジスタ３１，３２にデータ・ノード２９，
３０を介して接続される交差結合されたフリツ
プ・フロツプ・トランジスタ２７，２８から成
る。フリツプ・フロツプ・トランジスタ２７，２
８はグランド端子２４に接続され、デプレシヨ
ン・プルアツプ・トランジスタ３１，３２は
RAM 電源端子V_ccに接続される。アレイ
（“行”又は“ワード”）“Ｘ”セレクト・トランジ
スタ３３，３４は、同様に、装置１０がその一部
を形成するメモリ・アレイ全体でアレイ選択のた
めデータ・ノード２９，３０に接続される。セ
ル・アレイにおけるセル１２の選択は、V_cc電位
をＸアドレス・トランジスタ３３，３４の１つの
ゲートと、Ｙ（“列”）アドレス・ラインの１つに
加えることにより達成され、Ｙアドレス・ライン
は、相補データ出力ノード３５，３６に接続さ
れ、それによつてＸアドレス・トランジスタをタ
ーン・オンし、アドレス指定されたセル１２のフ
リツプ・フロツプ・ノードを“ビツト”ラインで
あるメモリ・アレイのＹ及びに接続する。

アドレス指定されたセル１２の読み出しは、両
方の“ビツト”ラインを高抵抗を介して電位V_cc
に保持することによつて行なわれる。フリツプ・
フロツプの状態（トランジスタ２７又は２８の１
つがオンで他がオフ）によつて、電流は“ビツ
ト”ラインのどちらかに流れて、読み出しが微分
電流を感知することにより達成される。セル１２
への書き込みは、電位V_ccに１つの“ビツト”ラ
インを保持し、他の“ビツト”ラインをサブスト
レート電位V_ssにして、読み出しと同様セル１２
にアドレスすることにより周知の方法で行なわれ
る。

セル１２は、このようにＹノード３５及びノ
ード３６に現われるデータ及び相補データと“ワ
ード”“Ｘ”トランジスタ３３，３４を介してア
クセスされる。従来のRAMリード／ライト動作
はデータ・ノード３５及び３６を介して行なわれ
る。交差結合されたスタテイツク・フリツプ・フ
ロツプは、電源V_ccが連続してセル１２の端子２
６に加えられる限り、ノード２９及び３０に現わ
れる相補状態を有するトランジスタ２７，２８，
３１，３２によつて形成される。

スタテイツクRAMセル１２の構造は、周知の
半導体プロセス及び写真平版法により実現可能で
ある。１つのスタテイツクRAMデザインが図示
実施例に示されているが、他の適当なデザインも
利用可能である。例えば、実施例のセル１０にお
いて、トランジスタ３１及び３２はデプレシヨ
ン・デバイスで示されているが、他の実施例では
これらのトランジスタは適切な抵抗と置き換える
ことができる。

図示の如く、RAMセルは不揮発性メモリ素子
１４でインターフエースされる。図示不揮発性セ
ル素子１４は、フローテイング・ゲート及び該フ
ローテイング・ゲートに電子を移す手段と該フロ
ーテイング・ゲートから電子を取り去る手段を含
む。セル素子１４は、更に、不揮発性素子１４に
おける有効なライト・サイクルの回数を増す自動
自己調節回路を有する。動作上、電子をフローテ
イング・ゲートに移してフローテイング・ゲート
を比較的負電位のメモリ状態にすること、及び電
子をフローテイング・ゲートから除去して比較的
正電位のメモリ状態にすること、は不揮発性記憶
デバイス１４にメモリ記憶をする基本である。フ
ローテイング・ゲートへの電荷の移動及びそれか
らの電荷の除去は、電子トンネル効果によつて行
なわれ、それはプログラム高電圧源からDC電流
をほとんど引き出さない。高電圧源からの小電流
の必要性がこの電圧の発生を“オン・チツプ”で
可能とし、これは明らかに従来技術からの進歩で
ある。トンネル電流は、不揮発性素子に存在する
とがつた島状の凹凸によつて助長され、比較的厚
い酸化膜がセルのトンネル部材間を分離はするが
適当な電圧でフローテイング・ゲートに対するト
ンネル電流を充分流すことに利用される。凹凸で
あることの他の特性は、トンネル電流を単一方向
に主に流す傾向にあることであり、反転された電
界に対して対称な電流特性を示さない。これによ
つて、不揮発性素子１４はリード動作あるいは近
接のセル動作のための電荷の早すぎるそして不所
望な放電によるメモリ状態の欠除を比較的防止す
ることができる。図示の不揮発性メモリ素子の動
作はサブストレート（サブストレート内の現象に
より大きく制御されるスタテイツクRAMセルを
含む）の上に配置されるポリシリコン素子間のト
ンネル特性によつて制御されるので、スタテイツ
クRAM及び不揮発性素子は独立して最適化が可
能である。故に、このスタテイツクRAMセルと
不揮発性素子の組合せが他の多くの技術に容易に
利用可能である。

容量性結合を行う場合、RAMセル１２のノー
ド２９はキヤパシタンスＣ１を有する容量回路素
子２３及びトランジスタ８を介して不揮発性素子
１４に容量的に結合される。コンプリメント・デ
ータ・ノード３０は、同様に、トランジスタ２０
及びキヤパシタンスＣ２を有する容量回路素子１
７によつて不揮発性素子１４に容量的に結合され
る。他の各種の回路結合素子が以後詳述される
が、重要なことはスタテイツクRAMセル１２は
不揮発性素子１４に容量的に結合されるのみであ
ることである。DCオフセツト電流負荷はフリツ
プ・フロツプ・データ・ノード２９又は３０に不
揮発性素子１４とのインターフエースによつては
加えられないので、スタテイツクRAMセル１２
は定常状態ではほぼバランスがとれる。これは従
来技術を超えた重要な改良であつて、改良された
動作マージンを導びく。装置１０の電極及びフロ
ーテイング・ゲートの構造が第１図に示され、第
２図には、RAMセル１２及び不揮発性素子１４
の構造概要図が示され、また、相対サイズの各ト
ランジスタ及び容量性素子と共に、スタテイツク
RAMセル１２の各構成要素及び装置１０の電気
的書き換え可能な不揮発性構成要素が示される。
第３図及び第４図は、第２図から取つた断面図を
示し、周知のプロセス及びアレイ・デザインに従
い、装置を完成するために利用される付加電極及
び金属化層による一般に“ソース・ドレイン・ド
ーピング”と呼ばれる組立てにおけるプロセスが
理解される。不揮発性素子１４の構造及び動作
は、同日出願の前述した特許出願に示され、スタ
テイツクRAMセル１２へのインターフエースを
形成するいくつかの付加素子が開示される。好適
実施例１０の不揮発性セル１４は、各種のサブス
トレート素子及び分離絶縁材と連系するポリシリ
コンから成る３つの層５０，５２，５４を利用す
る。不揮発性セル１４を含む図示装置１０はｎチ
ヤンネルMOSに組み込まれるが、他の組み込み
及びデザインを利用することもできる。

図示不揮発性素子構造（第２−４図）は、ｐ形
シリコンサブストレート１１に組立てられ、更
に、サブストレート１１と反対の導電型のバイア
ス電極を含む。バイアス電極は拡散又はイオン注
入のような周知の技術によつて導入される。周知
の技術で約12000オングストロームの厚さに成長
させ得るサーマル酸化膜４はセル絶縁の目的で提
供される。次にフローテイング・ゲート及び不揮
発素子電極内でエツチングされ、再び酸化されて
薄い酸化膜５，６を供給して、３つの順次配置さ
れ、パターン化（周知の写真平版法）され、エツ
チング及び酸化されるポリシリコン層であつてプ
ログラム電極１、フローテイング・ゲート２、消
去／記憶電極３及び他の回路素子と接続リードを
形成するポリシリコン層からサブストレートを絶
縁する。サブストレートをポリシリコン層から分
離するサーマル酸化膜５，６は約1000オングスト
ロームの厚さに成長させられる。サブストレー
ト・ドーピングの値及び結合コンデンサ８等の各
種トランジスタの制御ゲート下の酸化膜の厚さは
周知のデザイン技術に従つて所望のスレツシヨー
ルド電圧を与えるように選ばれ、また、トランジ
スタ８等のトランジスタのゲートはセル・デザイ
ンに調和しながらポリシリコン層から形成され
る。

第１ポリシリコン層は約1000℃で酸化され、第
３及び４図に鋸歯状に示されるように、これらの
ポリシリコン層の表面上に凹凸５６を設けるため
に第２のポリシリコン層が同様の処理で成され
る。このような状態で形成されるでこぼこはcm²当
り約５×10⁹の面積密度を有し、平均基部幅が456
オングストロームで平均高が762オングストロー
ムである。この凹凸は、比較的低電圧がオーバー
ラツプした又は近接したポリシリコン層間に印加
されたとき非常に高い電界を発生する。この凹凸
が負にバイアスされると、比較的低い電圧（例え
ば25ボルト又はそれ以下）が印加されても、比較
的厚い酸化膜４２，４３、（厚さ800−1000オング
ストローム）に電子を注入するに充分な電界とな
る。ポリシリコン層の１つの隣接した表面のみが
凹凸を有するとき、ダイオードのような効果が与
えられる。それは、凹凸が相対的に正にバイアス
されるとき電子のトンネルするのが平らな表面か
らは増強されないからである。凹凸は、種々の状
態で発生可能であり上述したものに限定されるも
のではない。図示の如く、装置１０の電極及びフ
ローテイング・ゲートを形成するポリシリコン各
層５０，５２，５４は相互にシリコン酸化絶縁材
により絶縁される。第２，３及び４図に示される
ように、フローテイング・ゲート２及びプログラ
ム電極１間のオーバーラツプ領域１８，４３は、
充分な正電圧がフローテイング・ゲートに与えら
れるとき、プログラム電極からフローテイング・
ゲートに分離酸化膜を通過して電子が通る領域で
ある。消去／記憶ゲート３及びフローテイング・
ゲート２間のオーバーラツプ領域は、充分な正電
圧かゲート３に与えられるとき、フローテイン
グ・ゲートから分離酸化膜を通過して電子が通る
領域である。ゲート３は領域７にオーバーラツプ
して、オーバーラツプ面積及び絶縁材６の厚さ、
バイアス電極７に対する消去／記憶ゲート３の電
位差、及びバイアス電極７のドーピング濃度によ
つて決定されるキヤパシタンスCC３を有する結
合コンデンサ２１を形成する。フローテイング・
ゲート２は、また、バイアス電極７とオーバーラ
ツプし、オーバーラツプ面積、絶縁材５の厚さ、
バイアス電極７に対するフローテイング・ゲート
２の電圧、及びドーピング濃度Ｎによつて決定さ
れるキヤパシタンスCC２を有する結合コンデン
サ２２を形成する。領域９は、各トランジスタの
ソース・ドレイン領域を形成する処理段階中に通
常形成される、標準的な、多量にドープされた領
域である。キヤパシタンスCEを有する容量素子
２５、キヤパシタンスCsubを有する容量素子１
９、及びキヤパシタンスCpを有する容量素子１
８は、図面に明確に示され、装置１０の構造素子
の各種特性から理解される。この関連において、
総合キヤパシタンスＣ１のスプリツト・コンデン
サ２３は第１ポリシリコン層と第３ポリシリコン
層との間に形成される。このコンデンサにトラン
ジスタ８のゲートのキヤパシタンスを加えたもの
が、トランジスタ２０が不導通状態で与えられる
パワー・アツプ・サイクル（電位V_ccが与えられ
ることを含む）中、ノード２９をRAMセル１２
のノード３０よりもゆつくり立上らせる。キヤパ
シタンスＣ２を有するコンデンサ１７は第１ポリ
シリコン層とサブストレート領域との間に形成さ
れる。キヤパシタンスＣ２とトランジスタ２０の
ゲート・キヤパシタンスは、キヤパシタンスＣ１
とトランジスタ８のゲート・キヤパシタンスとの
総合キヤパシタンスよりも大きく設定され、パワ
ー・アツプ中ノード３０をノード２９よりもゆつ
くり立上らせる。キヤパシタンスCpを有するコ
ンデンサ１８は、トランジスタ２０のポリシリコ
ン・フローテイング・ゲートと第１ポリシリコン
層５０との間に形成される。このコンデンサは第
１ポリシリコン層５０のプログラム電極１からフ
ローテイング・ゲート２へ電子をトンネルする構
造を提供する。トンネルは、充分大きな電界が
“プログラム”中にコンデンサ１８に掛るとき生
じる。キヤパシタンスCEを有する消去コンデン
サ２５は第３ポリシリコン層５４の消去／記憶電
極３とフローテイング・ゲート２との間に形成さ
れる。このコンデンサ２５はフローテイング・ゲ
ート２から消去／記憶電極３（“消去”）へ電子を
トンネルさせる構造を供給する。トンネルは充分
大きな電界がコンデンサ２５に加えられたとき生
じる。コンデンサ２５はプログラム中フローテイ
ング・ゲートにある電位を結合する。キヤパシタ
ンスCC３を有するコンデンサ２１は、消去／記
憶電極３とサブストレートにｎ注入されたバイア
ス電極７との間に形成される。このコンデンサ
は、トランジスタ８がオフのときコンデンサ２２
を介してフローテイング・ゲート２に電位結合を
供給する。キヤパシタンスCC２を有するコンデ
ンサ２２はフローテイング・ゲート２とバイアス
電極７のｎ注入されたサブストレート領域との間
に形成される。トランジスタ８が不導通状態にあ
るとき、電位は消去／記憶電極３からバイアス電
極７へ結合され（コンデンサ２１を介して）、次
にバイアス電極７からフローテイング・ゲート２
へ結合される（コンデンサ２２）。トランジスタ
８が導通状態のときもし電圧が電極３に加えられ
ると、バイアス電極７はグランド電位に保持さ
れ、コンデンサ２２はフローテイング・ゲートを
低い電位に保持して大きな電界がコンデンサ２５
にかかることを可能にする。キヤパシタンス
Csubを有するコンデンサ１９は、プログラム中
コンデンサ２２及び２１を消去／記憶電極３から
デカツプリングする不所望な寄生ｐ−ｎ接合コン
デンサである。このコンデンサは最小限に抑えら
れるべきである。図示の如く、トランジスタ８は
RAMセルのメモリ状態を写すため、RAMセル
１２の状態を感知し、そのメモリ状態に従つて不
揮発性素子１４に“プログラム”又は“消去”を
指示するトランジスタである。トランジスタ２０
は、不揮発性素子１４の状態をRAMセル１２に
伝達するトランジスタである。これらのキヤパシ
タンス及びコンデンサ２１，２２，１７、トラン
ジスタ８，２０についてセル動作の記載に基いて
詳述する。

ｎチヤンネル・シリコン・ゲート三層ポリシリ
コン製造プロセスを採用することにより、製造可
能で、コンパクトな、操作が容易の不揮発性スタ
テイツクRAM装置１０が図示の如く供給され、
そして、例えばマイクロコンピユータに応用可能
である。メモリ・デバイス・アレイはパワー・ダ
ウン・データ・ストレツジ可能（“クラツシユ保
護”）なRAMとして、あるいは、不揮発性ROM
を共有する揮発性RAMとして使用可能である。
セセルは２つの独立したデータ・ビツトを記憶可
能であり、その１つはRAMセクシヨン１２に、
他方は各セルの不揮発セクシヨン１４に記憶され
る。

RAMセル１２はROMセル１４と独立して作
用し不揮発性記憶は必ずしも従来のようなRAM
“ライト”サイクルを共なわないことは重要なこ
とである。代りに、不揮発性記憶は“ストア”命
令がメモリ・アレイに与えられた場合のみ生じ
る。デバイス１０のRAMアレイにおいて、アレ
イは、RAMデータ・パターンを対応する不揮発
性フローテイング・ゲート素子に置くための装置
として使用可能である。これに関連して、アレイ
の対応する不揮発性素子部は電気的に書き換え可
能なリード・オンリ・メモリ（ROM）として作
用可能である。不揮発性素子１４は以後参照の簡
便性によりROMとして述べる。データは将来
RAMセル１２に再呼出しするために不揮発性
RAM素子１４に記憶され得るので、このデータ
記憶は、全パワー・ダウン状態あるいは従来の
RAMがそのデータを消失し回復できないような
他の状態に対し望ましく作用することができる。

更に、セル１０のRAM部１２とROM部１４
は“透明（transparent）”であるので、RAM部
はROM部のデータ状態とほぼ独立して作動可能
である。この特徴の故に、また、RAM部はパワ
ー・アツプ時にROM部の真のデータ状態を写す
故に、従来のマスク・プログラマブルROMメモ
リに記憶されたように装置全体の電源が回復した
ときデバイス１０のメモリ・アレイのRAMアレ
イ部に任意のスタート・プログラムが自動的にロ
ードされることが可能である。ROMに記憶され
たデータ又はプログラムは対応するRAMセルに
不定の再呼出しのため保存可能である。デバイス
１０の動作において、電位V_ccがRAMセル１２
に供給されているとき、オン・チツプ又はオフ・
チツプの適当な制御回路（図示せず）によつて約
25ボルトの単一“ストア”パルスが消去／記憶電
極３に加えられることによつてRAM部１２のメ
モリ内容がROM部１４に写される。電源が
RAMセル１２から取除かれると、ROM１４は
そのデータを不定的に、即ち、書き換えられるま
で保持する。作動電源V_ccが再びスタテイツク
RAM１２に加えられると、ROM１４ののデー
タを自動的に非破壊的に写す。このようにRAM
１２は電源が除去されたときどこで“停止”した
かを憶えている、より明確に言えばいつ25ボルト
“ストア”指令パルスが最後に発生したかを憶え
ている。

動作上、バイステーブルRAMセル１２のノー
ド２９は、高又は低電位状態にあり、ノード３０
はその反対の状態にある。RAMセル１２を不揮
発性素子１４に結合する容量性結合装置は、
RAMセル１２のメモリ状態を写すため、RAM
セル１２のメモリ状態を感知し、それに基いてフ
ローテイング・ゲート２に電子を注入するか、あ
るいはゲート２から電子を除去するかを決定す
る。ここで、ノード２９が高電位のとき、トラン
ジスタ８が導通し、該トランジスタのドレインは
コンデンサ２１及び２２の大きな相反板（ｎ形）
をグランドに結合する。もし約25Vの“ストア”
パルスが消去／記憶電極３に加えられると、電子
をフローテイング・ゲート２から電極３にトンネ
ルするに充分な大きさの電界がコンデンサ２５に
加えられる。フローテイング・ゲート２は次にト
ランジスタ２０のゲートとなる。今、回路１０の
全体が“パワー・ダウン”され（全電圧が除去）、
次に約５ボルトにRAM供給電圧V_ccがバツク・
アツプされると、不揮発性素子１４はRAMセル
１２に写される。ここで、デプレシヨン・ロー
ド・トランジスタ３１，３２はノード２９，３０
を夫々引き上げようとする。しかし、トランジス
タ２０は導通しており（そのゲートが正に充電さ
れる）、ノード３０のキヤパシタンスとコンデン
サ１７のキヤパシタンスＣ２とトランジスタ２０
のゲート・キヤパシタンスとの和が、ノード２９
のキヤパシタンスとコンデンサ２３のキヤパシタ
ンスＣ１とトランジスタ８のゲート・キヤパシタ
ンスとの和よりも大きいので、ノード３０はノー
ド２９よりも遅く引き上げられ、ノード２９が約
１ボルトに達すると交差結合された増幅器は係合
してノード２９が高レベルに、ノード３０が低レ
ベルにセツトされる。

一方、ノード２９が最初低レベルのとき、トラ
ンジスタ８はオフ（非導通）であり、バイアス電
極７のコンデンサ２１，２２の大きなｎ相反板は
浮いた状態となる。仮に約25ボルトの“ストア”
パルスが消去／記憶電極３に加えられると、コン
デンサ２１はフローテイング・ゲート２にコンデ
ンサ２２を介して電位結合される。また、25ボル
トの“ストア”電圧パルスはコンデンサ２５を介
してフローテイング・ゲート２に少し結合する。
その実効は、プログラム電極１からフローテイン
グ・ゲート２に電子をトンネルさせるに充分大き
な電界をコンデンサ１８に発生してフローテイン
グ・ゲートを負に充電することである。フローテ
イング・ゲートが負になることによりトランジス
タ２０はオフ（非導通）となる。

全体の回路は次にパワー・ダウン可能であり、
そのときV_cc電源はパワー・アツプされる。前述
の如く、トランジスタ３１，３２は夫々ノード２
９，３０を引き上げようとする。しかし、この場
合、ノード２９のキヤパシタンスとコンデンサ２
３のキヤパシタンスＣ１とトランジスタ８のゲー
ト・キヤパシタンスとの和は、ノード３０のキヤ
パシタンスよりも大きい（トランジスタ２０はオ
フ）。従つて、ノード３０はノード２９よりも少
し高くなり、それによつて、RAM状態をフロー
テイング・ゲート素子１４に写すため前のスト
ア・パルス指令が発生したと同じように交差結合
増幅器を係合させノード３０を高レベルにノード
２９を低レベルにセツトする。

従つて、装置１０の動作においては、RAMセ
ル１２があるメモリ状態（ノード２９が高でノー
ド３０が低、又は、ノード２９が低でノード３０
が高）にあるとき、ROM部１４は、パワー・ア
ツプ時にRAMセル１２が該ROM部１４から同
一状態を直接写し返す方法で写しを行う。

不揮発性ROMセル１４からRAMセル１２へ
データを再呼出しするためには、電源V_ccがパワ
ー・アツプ（再び）されるとき、各コンデンサの
関係が満足されなければならない。トランジスタ
２０がオフのときROMセル１４からRAMセル
１２にデータを再呼出しするためには、コンデン
サ２３のキヤパシタンスＣ１と、トランジスタ８
のゲート・キヤパシタンスとの和が充分大きく、
ノード２９がノード３０よりも常に遅く引き上げ
られ、RAMセル１２の交差結合増幅器のノード
２９を低レベル（オフ）に、ノード３０を高レベ
ル（オン）にセツトするに充分でなければならな
い。

トランジスタ２０がオンのときROMセル１４
からRAMセル１２にデータを再呼出しするため
には、コンデンサ１７のキヤパシタンスＣ２とト
ランジスタ２０のゲート・キヤパシタンスとの和
が、コンデンサ２３のキヤパシタンス２１とトラ
ンジスタ８のゲート・キヤパシタンスとの和より
も充分大きくRAMセル１２の交差結合増幅器の
ノード３０を低レベルに、ノード２９を高レベル
にセツトする程でなければならない。図示実施例
のこれらのコンデンサのキヤパシタンスは次の通
りである。

ノード２９ −約0.10ピコフアラドノード３０（トランジスタ２０がオン）
−約0.20ピコフアラドノード３０（トランジスタ２０がオフ）
−約0.05ピコフアラド前述した不揮発性スタテイツクRAMセルは自
己調節機能を有し、また、前述の同日特許出願に
開示されるような不揮発性デバイスにおいて有効
使用回数を増加させる補償回路を不揮発性デバイ
スに有することによる利点を備えている。そのよ
うなメモリ・デバイスの多数によるアレイは、適
当なサポート回路により及び相互接続してサブス
トレート・チツプ上に容易に形成され、不揮発性
アドレス可能スタテイツクRAMメモリ装置を供
給する。RAMアレイ部全体のデータは対応する
ROMアレイ部に容易に写されRAMアレイのパ
ワー・アツプ時にはRAMアレイに再写される。

以上、本発明を図示実施例に基いて説明した
が、本発明の範囲内での変更又は付加が可能であ
ることはとは明らかである。

以上説明した本発明の不揮発性メモリ装置は、
また以下の利点も有する。即ち、フローテイン
グ・ゲート導体に記憶された不揮発性データの状
態とは独立に且つその状態の影響を全く受けず
に、いずれのとき（不揮発性メモリ手段から揮発
性メモル・セルへのデータを写す動作中を除く）
にも揮発性メモリ・セルは、それからデータを外
部に読出し及びそれに外部から書き込むランダ
ム・アクセス・メモリ（RAM）として動作しう
る。更に、不揮発性メモリ手段の方は、揮発性メ
モリ・セルのRAMとしての通常の動作から独立
に且つその動作の影響を全く受けずに、不揮発性
データをフローテイング・ゲート導体にいつも安
全に格納することできる。このように本発明の不
揮発性メモリ装置は、揮発性メモリ・セルと不揮
発性メモリ手段とが独立に動作できる自由を有す
る。

また、動作用の高電流及び高電圧を必要としな
い。

【図面の簡単な説明】

第１図は、金属接点及び相互接続を施す前の状
態の本発明による不揮発性スタテイツク・ランダ
ム・アクセス・メモリ・セルの実施例を示す上面
図である。第２図は、第１図のメモリ・セルの不
揮発性セル素子の上面図である。第３図は、第２
図のメモリ・セルの不揮発性セル素子の中間組立
段階での線３−３に沿つた断面図である。第４図
は、第２図のメモリ・セルの不揮発性セル素子の
中間組立段階での４−４に沿つた断面図である。
第５図は、第１図の不揮発性スタテイツク・ラン
ダム・アクセス・メモリ・セルの回路図である。符号説明、１：プログラム電極、２：フローテ
イング・ゲート、３：消去／記憶電極３、４，
５，６：酸化膜、７：バイアス電極、１０：不揮
発性スタテイツクRAMセル、１１：サブストレ
ート、１２：揮発性スタテイツクRAMセル、１
４：不揮発性素子。

Claims

【特許請求の範囲】１２進データを記憶する揮発性半導体メモリ・
セルと、前記揮発性メモリ・セルから読出し及びそこに
書き込む手段と、絶縁分離したフローテイング・ゲート導体を含
み、２進データを２つの異なつた電荷レベルの１
つとしてそこに記憶する不揮発性メモリ手段と、前記揮発性メモリ・セルを前記不揮発性メモリ
手段に第１の容量回路を介して結合しバイステー
ブルの前記揮発性メモリ・セルのメモリ状態を前
記フローテイング・ゲート導体に前記電荷レベル
の所定の１つで写す手段と、前記不揮発性メモリ手段の前記フローテイン
グ・ゲート導体を前記揮発性メモリ・セルに第２
の容量回路を介して結合し前記揮発性メモリ・セ
ルに電源が加えられたとき前記フローテイング・
ゲート導体のメモリ状態を前記揮発性メモリ・セ
ルに写す手段とを備える不揮発性メモリ装置であ
つて、前記フローテイング・ゲート導体の状態の関数
として前記データのノード間の第１の容量の不平
衡をつくる第１の状態と前記データのノード間の
逆の容量の不平衡をつくる第２の状態とを有し装
置に電源が加えられたとき前記フローテイング・
ゲート導体のそのときの状態を前記データのノー
ドに写す切換え手段を含む不揮発性メモリ装置。２前記揮発性メモリ・セルがバイステーブルの
交差結合されたフリツプ・フロツプ・メモリ・セ
ルであるところの特許請求の範囲第１項記載の不
揮発性メモリ装置。３前記揮発性メモリ・セルが６トランジスタ−
ｎチヤンネル・スタテイツク・ランダム・アクセ
ス・メモリ・セルであるところの特許請求の範囲
第１項記載の不揮発性メモリ装置。４前記揮発性メモリ・セルが４トランジスタ−
ｎチヤンネル・スタテイツク・ランダム・アクセ
ス・メモリ・セルであるところの特許請求の範囲
第１項記載の不揮発性メモリ装置。５前記揮発性メモリ・セルが６トランジスタ−
CMOS／SOSスタテイツク・ランダム・アクセ
ス・メモリ・セルであるところの特許請求の範囲
第１項記載の不揮発性メモリ装置。６前記不揮発性メモリ・セルが６トランジスタ
−バルクCMOSスタテイツク・ランダム・アク
セス・メモリ・セルであるところの特許請求の範
囲第１項記載の不揮発性メモリ装置。７前記揮発性メモリ・セルがダイナミツク・メ
モリ・セルであるところの特許請求の範囲第１項
記載の不揮発性メモリ装置。８前記不揮発性メモリ手段が、複数の電極を含
み該電極のうちの少なくとも２つと前記フローテ
イング・ゲート導体が３層のポリシリコンで構成
されるところの特許請求の範囲第１項記載の不揮
発性メモリ装置。９前記不揮発性メモリ手段の前記フローテイン
グ・ゲート導体への電子流及び該導体からの電子
流を助長させるため凹凸が設けられるところの特
許請求の範囲第１項記載の不揮発性メモリ装置。１０前記揮発性メモリ・セルのメモリ状態を前
記フローテイング・ゲート導体に写す手段が前記
フローテイング・ゲート導体に容量的に近接する
位置に電極を含み、該電極に１つの「記憶」電圧
信号が加えられることによつて前記揮発性メモ
リ・セルのそのときのメモリ状態が不揮発性メモ
リ手段に移されるところの特許請求の範囲第１項
記載の不揮発性メモリ装置。１１同様な複数のセルの集積回路アレイを含む
特許請求の範囲第１項記載の不揮発性メモリ装
置。１２前記揮発性メモリ・セルから読出し及びそ
こに書き込む手段が、前記フローテイング・ゲー
ト導体に容量的に結合される単一の消去／記憶ゲ
ートから成り、単一の正極性電圧が前記フローテ
イング・ゲート導体の充電及び放電の両方を可能
にする特許請求の範囲第１項記載の不揮発性メモ
リ装置。