JPH01160106A - 増幅器回路 - Google Patents
増幅器回路Info
- Publication number
- JPH01160106A JPH01160106A JP63279540A JP27954088A JPH01160106A JP H01160106 A JPH01160106 A JP H01160106A JP 63279540 A JP63279540 A JP 63279540A JP 27954088 A JP27954088 A JP 27954088A JP H01160106 A JPH01160106 A JP H01160106A
- Authority
- JP
- Japan
- Prior art keywords
- current
- amplifier
- current source
- controlled
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 238000005516 engineering process Methods 0.000 claims 1
- 230000000087 stabilizing effect Effects 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 108091006146 Channels Proteins 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F5/00—Apparatus for producing preselected time intervals for use as timing standards
- G04F5/04—Apparatus for producing preselected time intervals for use as timing standards using oscillators with electromechanical resonators producing electric oscillations or timing pulses
- G04F5/06—Apparatus for producing preselected time intervals for use as timing standards using oscillators with electromechanical resonators producing electric oscillations or timing pulses using piezoelectric resonators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、増幅器回路に関する。
従来の技術
時計回路は公知のように発振器回路を必要とし、この発
振器回路の構成は第１図に示されている。第１図におい
て、時、計画路のための公知の発振器回路は増幅器■と
、前記増幅器に並列に接続されている水晶結晶Ｑと、前
記増幅器に並列に接続されている抵抗ＲＦとから成り、
前記抵抗ＲＦは、第１図の例においては、導電形の互い
に逆の、互いに並列に接続されている２つのトランジス
タから成る。リーク電流が発生した際にも時計回路の動
作信顧性を保証するために、第１図の発振器が、例えば
２０ＭΩの抵抗値を有する抵抗と接続されている条件下
でのテストを時計回路に対して行う。第１図の発振器の
入力端は直流電圧に結合されている。発振器入力側の直
流電圧結合においてはしかし、発振器は、発振器入力側
が２０ＭΩ抵抗により■９．又はＶＳＳとつながってい
る場合には自身の作動点からずれる。この作動点のシフ
トにより発振器の増幅度が減少し、ひいては発振器の振
動を維持することはできない。発振器の入力側に抵抗を
接続している場合における作動点のシフトは、第１図の
回路において、帰還抵抗ＲＦの抵抗値をできるだけ小さ
く保持し、帰還抵抗ＲＦの抵抗値が例えばＩＭΩを有す
るようにすることのみにより低減することができる。こ
のように小さい帰還抵抗により発振器回路の消費電流は
象、激に増加する。
振器回路の構成は第１図に示されている。第１図におい
て、時、計画路のための公知の発振器回路は増幅器■と
、前記増幅器に並列に接続されている水晶結晶Ｑと、前
記増幅器に並列に接続されている抵抗ＲＦとから成り、
前記抵抗ＲＦは、第１図の例においては、導電形の互い
に逆の、互いに並列に接続されている２つのトランジス
タから成る。リーク電流が発生した際にも時計回路の動
作信顧性を保証するために、第１図の発振器が、例えば
２０ＭΩの抵抗値を有する抵抗と接続されている条件下
でのテストを時計回路に対して行う。第１図の発振器の
入力端は直流電圧に結合されている。発振器入力側の直
流電圧結合においてはしかし、発振器は、発振器入力側
が２０ＭΩ抵抗により■９．又はＶＳＳとつながってい
る場合には自身の作動点からずれる。この作動点のシフ
トにより発振器の増幅度が減少し、ひいては発振器の振
動を維持することはできない。発振器の入力側に抵抗を
接続している場合における作動点のシフトは、第１図の
回路において、帰還抵抗ＲＦの抵抗値をできるだけ小さ
く保持し、帰還抵抗ＲＦの抵抗値が例えばＩＭΩを有す
るようにすることのみにより低減することができる。こ
のように小さい帰還抵抗により発振器回路の消費電流は
象、激に増加する。
第１図の回路の別の１つの欠点は、この回路により発振
器回路の容量分離を行うことができない点である。容量
分離を行うことができない理由は、導電形が互いに逆で
あり、互いに並列に接続されている２つのＣＭＯＳトラ
ンジスタにより帰還抵抗ＲＦを通常のように実現すると
、帰還抵抗ＲＦはＩＯＭΩを大幅に上回ることはないか
らである。帰還抵抗ＲＦがこのように小さいと、発振器
入力側の容量入力結合と共働して、発振器回路の限界周
波数が小さすぎ、従って、ダンピング効果が著しく、位
相回転が非常に大きくなる。
器回路の容量分離を行うことができない点である。容量
分離を行うことができない理由は、導電形が互いに逆で
あり、互いに並列に接続されている２つのＣＭＯＳトラ
ンジスタにより帰還抵抗ＲＦを通常のように実現すると
、帰還抵抗ＲＦはＩＯＭΩを大幅に上回ることはないか
らである。帰還抵抗ＲＦがこのように小さいと、発振器
入力側の容量入力結合と共働して、発振器回路の限界周
波数が小さすぎ、従って、ダンピング効果が著しく、位
相回転が非常に大きくなる。
発明が解決しようとする課題
本発明の課題は、入力信号の容量結合を可能にする、消
費電流が小さく、ひいては入力インピーダンスが高い増
幅器回路を提供することにある。
費電流が小さく、ひいては入力インピーダンスが高い増
幅器回路を提供することにある。
課題を解決するための手段
上記課題は本発明により、請求項１に記載の特徴部分に
記載の構成により、増幅器回路の入力側は１つの電流源
と１つの電流シンクとの間に設けられ、 前記電流源は定電流を供給し、 前記電流シンクの電流は前記増幅器の出力信号により制
御されるか、又は逆に、前記電流シンクは定電流を供給
し、前記電流源の電流は前記増幅器の出力信号により制
御されることにより解決される。
記載の構成により、増幅器回路の入力側は１つの電流源
と１つの電流シンクとの間に設けられ、 前記電流源は定電流を供給し、 前記電流シンクの電流は前記増幅器の出力信号により制
御されるか、又は逆に、前記電流シンクは定電流を供給
し、前記電流源の電流は前記増幅器の出力信号により制
御されることにより解決される。
発明の効果
本発明の増幅器回路の利点は、入力信号の容量結合を可
能にし、消費電流が小さく、ひいては入力インピーダン
スが高いことである。
能にし、消費電流が小さく、ひいては入力インピーダン
スが高いことである。
実施例
次に本発明を実施例に基づいて図を用いて説明する。
第２図は本発明の増幅器回路の原理回路図である。第２
図の増幅器回路は増幅器■を備え、増幅器■の入力側Ｅ
には定電流源１１からの電流と、この定電流の電流方向
と逆の電流方向を有する電流とが供給される。増幅器Ｖ
の入力側に供給される、定電流以外の電流の絶対値は定
電流ｓｒ１からの定電流に比して大きい場合も小さい場
合もある。増幅器■の入力側已に供給される電流は電流
源Ｉ２から到来し、トランジスタＴ とＴ によりその
大きさが制御される゜この場合にトランジスタＴ１はカ
レントミラーとして接続され、従ってそのドレーン領域
はそのチャンネルと短絡している。電流値の制御は２つ
のトランジスタＴ とＴ との波形率Ｗ／ｌにより設定
することができ、Ｗは２つのＣＭＯＳＩ−ランジスタの
チャンネルの幅、１はそのチャンネルの長さである。こ
の実施例においては、トランジスタＴＩのｗ／１は１に
等しく、トランジスタＴ２の波形率ｗ／ｌは２に等しい
。この場合にトランジスタＴ は、トランジスタＴ３が
導通状態の場合には、電流源Ｉ２がらの電流Ｉ２の２倍
の電流を供給する。。トランジスタＴ３は、増幅器■の
出力信号に制御されて導通状態又は遮断状態になる。
図の増幅器回路は増幅器■を備え、増幅器■の入力側Ｅ
には定電流源１１からの電流と、この定電流の電流方向
と逆の電流方向を有する電流とが供給される。増幅器Ｖ
の入力側に供給される、定電流以外の電流の絶対値は定
電流ｓｒ１からの定電流に比して大きい場合も小さい場
合もある。増幅器■の入力側已に供給される電流は電流
源Ｉ２から到来し、トランジスタＴ とＴ によりその
大きさが制御される゜この場合にトランジスタＴ１はカ
レントミラーとして接続され、従ってそのドレーン領域
はそのチャンネルと短絡している。電流値の制御は２つ
のトランジスタＴ とＴ との波形率Ｗ／ｌにより設定
することができ、Ｗは２つのＣＭＯＳＩ−ランジスタの
チャンネルの幅、１はそのチャンネルの長さである。こ
の実施例においては、トランジスタＴＩのｗ／１は１に
等しく、トランジスタＴ２の波形率ｗ／ｌは２に等しい
。この場合にトランジスタＴ は、トランジスタＴ３が
導通状態の場合には、電流源Ｉ２がらの電流Ｉ２の２倍
の電流を供給する。。トランジスタＴ３は、増幅器■の
出力信号に制御されて導通状態又は遮断状態になる。
第３図は本発明の１つの実施例を詳しく示し、この実施
例は例えば時計回路の発振回路として使用することがで
きる。トランジスタＰ４とＰ５とから成るインバータは
第３図の発振回路のアクチブ素子（増幅器）を構成する
。１１ Ｐ ＩＩにより示されているトランジスタは第
３図の実施例においてｐ形チャンネルトランジスタであ
り、ＩＩ Ｎ １１により示されているトランジスタは
第３図の実施例においてｎ形チャンネルトランジスタで
ある。カレントミラー回路Ｐ１ （トランジスタＰＩ）
を介して第３図の回路においては、電流源１ｏの電流源
電流Ｉ０から３つの電流源１１と■２と■３とが給電さ
れる。電流源１１はトランジスタＰ３から成り、電流源
Ｉ２はトランジスタＰ２から成り、電流源■３はトラン
ジスタＰ９から成る。この場合にトランジスタＰＩ、Ｐ
３．Ｐ２．Ｐ９の波形率ｗ／１は、例えば１０ｎＡの電
源電流■。によりトランジスタＰ３．Ｐ２．Ｐ９のドレ
ーン電流１１と■ と１ とがｎＡ領領域あり、電流の
比１１：Ｉ ：ｌ ＝１：２：２であるように選定
されのノード２に供給される。トランジスタＰ６により
電流源Ｉ２の電流は発振器出力信号を変調する。トラン
ジスタＰ６の出力電流は１２’である。１２’はＰ６が
導通状態の場合には■２に等しい。これに対してＰ６が
遮断状態である場合にはＩ２′−〇である。増幅器出力
側（ノード３）から取出される電圧の大きさに依存して
電流１２’はＯと最大値＝Ｉ２との間で変動する。
例は例えば時計回路の発振回路として使用することがで
きる。トランジスタＰ４とＰ５とから成るインバータは
第３図の発振回路のアクチブ素子（増幅器）を構成する
。１１ Ｐ ＩＩにより示されているトランジスタは第
３図の実施例においてｐ形チャンネルトランジスタであ
り、ＩＩ Ｎ １１により示されているトランジスタは
第３図の実施例においてｎ形チャンネルトランジスタで
ある。カレントミラー回路Ｐ１ （トランジスタＰＩ）
を介して第３図の回路においては、電流源１ｏの電流源
電流Ｉ０から３つの電流源１１と■２と■３とが給電さ
れる。電流源１１はトランジスタＰ３から成り、電流源
Ｉ２はトランジスタＰ２から成り、電流源■３はトラン
ジスタＰ９から成る。この場合にトランジスタＰＩ、Ｐ
３．Ｐ２．Ｐ９の波形率ｗ／１は、例えば１０ｎＡの電
源電流■。によりトランジスタＰ３．Ｐ２．Ｐ９のドレ
ーン電流１１と■ と１ とがｎＡ領領域あり、電流の
比１１：Ｉ ：ｌ ＝１：２：２であるように選定
されのノード２に供給される。トランジスタＰ６により
電流源Ｉ２の電流は発振器出力信号を変調する。トラン
ジスタＰ６の出力電流は１２’である。１２’はＰ６が
導通状態の場合には■２に等しい。これに対してＰ６が
遮断状態である場合にはＩ２′−〇である。増幅器出力
側（ノード３）から取出される電圧の大きさに依存して
電流１２’はＯと最大値＝Ｉ２との間で変動する。
第３図の回路は次のように動作する。入力側０３ＺＩＮ
を■。又はＶＳＳにつなぐとスイッチオン時点にこの電
圧は同様にノード２にも印加される、何故ならばＣＫは
この時点で放電されているからである。これは、給電電
圧を印加すると回路ノード２はＶＳＳにつながることを
意味する。回路ノード２がＶＳＳにつながっていると発
振器出力側（ノード３）がｖａｎにつながっている。こ
のようにしてトランジスタＰ６は遮断される、即ちＩ２
′＝０である。この場合に、カレントミラーＮ７．Ｎ８
を介して■３のみが、相応の比でノード２に戻し供給さ
れる。Ｉ −２・１１とｒＮｓ＝・１／３ ＩＮ７
とが成り立つのでトランジスタＮ８は、Ｐ６が遮断され
ている場合には電流Ｉ Ｎ８＝ ２ ／ ３・■１を供
給する。
を■。又はＶＳＳにつなぐとスイッチオン時点にこの電
圧は同様にノード２にも印加される、何故ならばＣＫは
この時点で放電されているからである。これは、給電電
圧を印加すると回路ノード２はＶＳＳにつながることを
意味する。回路ノード２がＶＳＳにつながっていると発
振器出力側（ノード３）がｖａｎにつながっている。こ
のようにしてトランジスタＰ６は遮断される、即ちＩ２
′＝０である。この場合に、カレントミラーＮ７．Ｎ８
を介して■３のみが、相応の比でノード２に戻し供給さ
れる。Ｉ −２・１１とｒＮｓ＝・１／３ ＩＮ７
とが成り立つのでトランジスタＮ８は、Ｐ６が遮断され
ている場合には電流Ｉ Ｎ８＝ ２ ／ ３・■１を供
給する。
この場合にはノード２には差電流１ −１．、＝■
Ｉ −２／３ １１＝１／３ １１が正の方向で供給
される。
される。
しかしノード２が■。。につながっており、従って発振
器出力側がＶＳＳにつながっているとＰ６は導通制御さ
れ、従って■２′＝１２が成り立つ。このようにしてｌ
Ｎ５＝１／３ Ｉ２＋１３が成り立つ。■２＝Ｉ３＝２
・Ｉ１が成り立つのでｆ。＝４／３ １ が成り立つ
。このようにして、Ｐ６が導通状態の場合にはノード２
には差電流１ｌ−ＩＮ＋＋−−ｔ／３１１が負の方向で
供給される。
器出力側がＶＳＳにつながっているとＰ６は導通制御さ
れ、従って■２′＝１２が成り立つ。このようにしてｌ
Ｎ５＝１／３ Ｉ２＋１３が成り立つ。■２＝Ｉ３＝２
・Ｉ１が成り立つのでｆ。＝４／３ １ が成り立つ
。このようにして、Ｐ６が導通状態の場合にはノード２
には差電流１ｌ−ＩＮ＋＋−−ｔ／３１１が負の方向で
供給される。
従って、双方の初期条件の間で、ｌ５ｆｌ＝１１が成り
立つ平衡状態を設定することができる。
立つ平衡状態を設定することができる。
この状態は、発振器出力電圧がほぼｐチャンネル形量値
電圧に等しい場合に実現する。この場合に、Ｐ６は弱く
導通し、■２′＝１／２ Ｉ２により平衡状態（ＤＣ作
動点）が実現する、何故ならば１．、＝１／３・■２′
＋ｌ３＝Ｉｌが成り立つからである。
電圧に等しい場合に実現する。この場合に、Ｐ６は弱く
導通し、■２′＝１／２ Ｉ２により平衡状態（ＤＣ作
動点）が実現する、何故ならば１．、＝１／３・■２′
＋ｌ３＝Ｉｌが成り立つからである。
従って本発明の回路は、給電電圧と無関係に、０３Ｚｏ
ｕＴにおける電圧がほぼｐチャンネル形量値電圧に等し
い状態である直流電圧作動点に位置したままである。こ
の作動点の設定は、通常は発振器出力側に続くクロック
信号増幅器の回路定数を簡単に決めることができる付加
的利点を提供する。
ｕＴにおける電圧がほぼｐチャンネル形量値電圧に等し
い状態である直流電圧作動点に位置したままである。こ
の作動点の設定は、通常は発振器出力側に続くクロック
信号増幅器の回路定数を簡単に決めることができる付加
的利点を提供する。
前述の作動点の設定は、正弦信号による制御を行う場合
にでも有効である。この場合に発振器出力信号によりト
ランジスタＰ６が交互に導通又は遮断状態に制御される
ので、ノード２を流れる電流はその都度に１／３ ■
と−１／３ Ｉ、との間で変動する。このようにして
本回路の作動点は、正弦入力信号による制御の場合でも
、ＯＳＺ、。□におけるＰ形チャンネル閥値電圧にほぼ
等しいままである。
にでも有効である。この場合に発振器出力信号によりト
ランジスタＰ６が交互に導通又は遮断状態に制御される
ので、ノード２を流れる電流はその都度に１／３ ■
と−１／３ Ｉ、との間で変動する。このようにして
本回路の作動点は、正弦入力信号による制御の場合でも
、ＯＳＺ、。□におけるＰ形チャンネル閥値電圧にほぼ
等しいままである。
Ｉ１は約１ｎＡであり、ノード２を流れる電流は高々１
／３ ｒｌ又は−１／３ １１にすぎないので、第２
図に示されている回路定数においてはノード２において
、ｌＧΩのオーダの非常に大きいインピーダンスが生ず
る、即ち全回路が、極端に高抵抗の帰還抵抗を“シミュ
レート“′する。これはしかし、最大で数ｐＦである小
さい、ひいては簡単に集積可能である結合容量で発振器
入力信号を容量結合するための前提条件である。本発明
の回路の別の１つの利点は、帰還抵抗が極端に高抵抗で
あるので全回路の消費電流を低減することができる点で
ある。
／３ ｒｌ又は−１／３ １１にすぎないので、第２
図に示されている回路定数においてはノード２において
、ｌＧΩのオーダの非常に大きいインピーダンスが生ず
る、即ち全回路が、極端に高抵抗の帰還抵抗を“シミュ
レート“′する。これはしかし、最大で数ｐＦである小
さい、ひいては簡単に集積可能である結合容量で発振器
入力信号を容量結合するための前提条件である。本発明
の回路の別の１つの利点は、帰還抵抗が極端に高抵抗で
あるので全回路の消費電流を低減することができる点で
ある。
本発明の回路は正の信号により制御されるので、この回
路のノード２を流れる差電流が負となる。逆に、この回
路のノード２を流れる差電流は、この回路が負の信号に
より制御される場合には正である。
路のノード２を流れる差電流が負となる。逆に、この回
路のノード２を流れる差電流は、この回路が負の信号に
より制御される場合には正である。
平均値からの差電流の偏差値をできるかぎり小さくする
ことにより、回路の全動作を良好にすることができる。
ことにより、回路の全動作を良好にすることができる。
第３図の例においては入力側（ノード２）に差電流±１
／３ ■ が供給■ される、即ち、正負符号が交番し、平均値が０である電
流が供給される。
／３ ■ が供給■ される、即ち、正負符号が交番し、平均値が０である電
流が供給される。
制御における差電流（例えば±０．１１１）を更に低減
することに対して基本的には、使用されるトランジスタ
の製品のばらつきのみが障害となる。
することに対して基本的には、使用されるトランジスタ
の製品のばらつきのみが障害となる。
第４図に示されている実施例においては、■Ｎ６−２・
■ である。従って差電流ＩＩＮ＝十１１である。第４
図の回路が第３図の回路と異なる点は、トランジスタＰ
９ひいては電流源■３が無い点である。この節単にした
回路と、この回路から導出される、第５図の原理的回路
とに基づいて回路の動作を再度説明する。
■ である。従って差電流ＩＩＮ＝十１１である。第４
図の回路が第３図の回路と異なる点は、トランジスタＰ
９ひいては電流源■３が無い点である。この節単にした
回路と、この回路から導出される、第５図の原理的回路
とに基づいて回路の動作を再度説明する。
第４図の回路においては、帰還抵抗はアクチブ素子（ト
ランジスタ）Ｐ２及びＰ６及びＮ７と、Ｐ３及びＮ８と
によりシミュレートされる。この場合に、実際の反転増
幅段ＣＰ４とＮ５）の他にトランジスタＰ２及びＰ６及
びＮ７と、Ｐ３及びＮ８とがそれぞれ、１つの反転増幅
段を形成し、トランジスタＰ２及びＰ６及びＮ７から成
る段の電圧利得く１であり、トランジスタＰ３及びＮ８
から成る段の電圧利得〉〉１である。この原理回路が第
５図に示されている。結合容量Ｃｘにより容量結合が行
われるだけではなく、周波数補償も行われる、何故なら
ば容量なしの回路は自己発振してしまうからである。
・
ランジスタ）Ｐ２及びＰ６及びＮ７と、Ｐ３及びＮ８と
によりシミュレートされる。この場合に、実際の反転増
幅段ＣＰ４とＮ５）の他にトランジスタＰ２及びＰ６及
びＮ７と、Ｐ３及びＮ８とがそれぞれ、１つの反転増幅
段を形成し、トランジスタＰ２及びＰ６及びＮ７から成
る段の電圧利得く１であり、トランジスタＰ３及びＮ８
から成る段の電圧利得〉〉１である。この原理回路が第
５図に示されている。結合容量Ｃｘにより容量結合が行
われるだけではなく、周波数補償も行われる、何故なら
ば容量なしの回路は自己発振してしまうからである。
・
第１図は従来の発振器回路のブロック回路図、第２図は
本発明の増幅器回路のブロック回路図、第３図は本発明
の増幅器回路の１つの実施例の回路図、第４図は本発明
の増幅器回路の別の１つの実施例の回路図、第５図は本
発明の増幅器回路のブロック回路図である。 １−４・・・ノード、 ｐ％Ｇ、１ ｆ”ｌＧ、２ ＦＩＧ、３ 出力１則 ＦＩＧ、５
本発明の増幅器回路のブロック回路図、第３図は本発明
の増幅器回路の１つの実施例の回路図、第４図は本発明
の増幅器回路の別の１つの実施例の回路図、第５図は本
発明の増幅器回路のブロック回路図である。 １−４・・・ノード、 ｐ％Ｇ、１ ｆ”ｌＧ、２ ＦＩＧ、３ 出力１則 ＦＩＧ、５
Claims (1)
- 【特許請求の範囲】 １、増幅器回路の入力側は１つの電流源と１つの電流シ
ンクとの間に設けられ、前記電流源は定電流を供給し、 前記電流シンクの電流は前記増幅器の出力信号により制
御されるか、又は逆に、前記電流シンクは定電流を供給
し、前記電流源の電流は前記増幅器の出力信号により制
御されることを特徴とする増幅器回路。 ２、増幅器出力側を、電圧制御されている電流源に接続
し、 前記電流源は、制御電流又は前記制御電流の一部を供給
することを特徴とする請求項１に記載の増幅器回路。 ３、別の１つの、電圧制御される電流源を設け、前記電
流源は、制御電流の一部を供給することを特徴とする請
求項１又は２に記載の増幅器回路。 ４、電圧制御される電流源として１つの定電流源と、電
圧制御される１つの抵抗との直列接続を設けることを特
徴とする請求項１ないし３のうちのいずれか１項に記載
の増幅器回路。 ５、電圧制御される電流源として１つの定電流源と、１
つの電圧制御される抵抗との並列接続を設けることを特
徴とする請求項１ないし３のうちいずれか１項に記載の
増幅器回路。 ６、制御される電流の大きさを変化するカレントミラー
回路を設けることを特徴とする請求項１ないし５のうち
いずれか１項に記載の増幅器回路。 ７、定電流源をカレントミラーとして構成し、前記カレ
ントミラーを１つの定電流源により共通に制御すること
を特徴とする請求項１ないし６のうちいずれか１項に記
載の増幅器回路。 ８、定電流と制御電流とを、動作点安定化の応答時間が
、増幅すべき入力信号の周期持続時間に比して大きいこ
とを特徴とする請求項１ないし７のうちいずれか１項に
記載の増幅器回路。 ９、回路素子をＣＭＯＳ技術で実現することを特徴とす
る請求項１ないし８のうちいずれか１項に記載の増幅器
回路。 １０、増幅器回路を、集積された発振器回路の一部とし
て構成することを特徴とする請求項１ないし９のうちい
ずれか１項に記載の増幅器回路。 １１、増幅器の入力側を容量結合を介して制御すること
を特徴とする請求項１ないし１０のうちのいずれか１項
に記載の増幅器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3737862.7 | 1987-11-07 | ||
| DE19873737862 DE3737862A1 (de) | 1987-11-07 | 1987-11-07 | Verstaerker |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01160106A true JPH01160106A (ja) | 1989-06-23 |
| JP2918039B2 JP2918039B2 (ja) | 1999-07-12 |
Family
ID=6340025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279540A Expired - Lifetime JP2918039B2 (ja) | 1987-11-07 | 1988-11-07 | 増幅器回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0315877B1 (ja) |
| JP (1) | JP2918039B2 (ja) |
| KR (1) | KR0134577B1 (ja) |
| DE (2) | DE3737862A1 (ja) |
| HK (1) | HK40892A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612649A (en) * | 1996-05-06 | 1997-03-18 | Vlsi Technology, Inc. | Inverter amplifier circuits |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4015219A (en) * | 1974-01-16 | 1977-03-29 | Hitachi, Ltd. | Electronic circuit using field effect transistor with compensation means |
| JPS50147883A (ja) * | 1974-05-20 | 1975-11-27 | ||
| JPS5215503B2 (ja) * | 1974-10-30 | 1977-04-30 | ||
| US4071830A (en) * | 1975-07-03 | 1978-01-31 | Motorola, Inc. | Complementary field effect transistor linear amplifier |
| US4023125A (en) * | 1975-10-17 | 1977-05-10 | General Electric Company | Printed broadband rf bias circuits |
| US4059811A (en) * | 1976-12-20 | 1977-11-22 | International Business Machines Corporation | Integrated circuit amplifier |
| US4233575A (en) * | 1978-10-13 | 1980-11-11 | Motorola, Inc. | Wide frequency range current-controlled oscillator |
| CA1173920A (en) * | 1982-08-18 | 1984-09-04 | John G. Hogeboom | Cmos oscillator |
| JPS60263507A (ja) * | 1984-06-11 | 1985-12-27 | Nec Corp | 発振回路 |
-
1987
- 1987-11-07 DE DE19873737862 patent/DE3737862A1/de active Granted
-
1988
- 1988-11-02 DE DE8888118184T patent/DE3864380D1/de not_active Expired - Lifetime
- 1988-11-02 EP EP88118184A patent/EP0315877B1/de not_active Expired - Lifetime
- 1988-11-07 KR KR1019880014599A patent/KR0134577B1/ko not_active Expired - Fee Related
- 1988-11-07 JP JP63279540A patent/JP2918039B2/ja not_active Expired - Lifetime
-
1992
- 1992-06-04 HK HK408/92A patent/HK40892A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3864380D1 (de) | 1991-09-26 |
| DE3737862A1 (de) | 1989-05-24 |
| KR890009070A (ko) | 1989-07-15 |
| JP2918039B2 (ja) | 1999-07-12 |
| EP0315877B1 (de) | 1991-08-21 |
| EP0315877A3 (en) | 1989-09-13 |
| KR0134577B1 (ko) | 1998-04-25 |
| HK40892A (en) | 1992-06-12 |
| EP0315877A2 (de) | 1989-05-17 |
| DE3737862C2 (ja) | 1991-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6384684B1 (en) | Amplifier | |
| KR100367110B1 (ko) | 자기 바이어스 로드를 갖는 가변 지연 셀 | |
| EP0297639B1 (en) | Correction arrangement for an amplifier | |
| EP0346011B1 (en) | Amplifiers | |
| EP0025680B1 (en) | Auto-zero amplifier circuit | |
| EP0195633B1 (en) | Semiconductor integrated circuit having load drive characteristics | |
| JPH057931B2 (ja) | ||
| EP1284046B1 (en) | Oscillator circuit | |
| US4949054A (en) | Temperature stable oscillator | |
| JPH0583003B2 (ja) | ||
| JPH06326528A (ja) | 差動増幅器およびそれを備えたバンドギャップ電圧発生器 | |
| KR960000773B1 (ko) | 발진 회로 | |
| KR900005552B1 (ko) | 전류미러회로 | |
| JP3095838B2 (ja) | 増幅回路 | |
| KR940004806A (ko) | 베타 보상을 가지는 온도 보상 전압 조정기 | |
| JPH01160106A (ja) | 増幅器回路 | |
| US5220291A (en) | Complementary transistor oscillator | |
| JPH0557771B2 (ja) | ||
| US20090219103A1 (en) | Oscillator Arrangement and Method for Operating an Oscillating Crystal | |
| JP3052890B2 (ja) | 電圧制御発振器 | |
| JP2779388B2 (ja) | 定電圧発生回路 | |
| US4663600A (en) | Comparator for use in astable multivibrator | |
| KR100197842B1 (ko) | 가변 리액턴스 회로 | |
| JP2524399B2 (ja) | 水晶発振回路 | |
| JPH01125108A (ja) | Ｆｅｔ負荷増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |