JPH01160537A - 超音波診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超音波を利用して被検体の診断部位について
断層像を得る超音波診断装置に関し、特にビット数の小
さいＡ／Ｄコンバータを使用しても取り扱う信号のダイ
ナミックレンジを拡大することができるＡ／Ｄ変換回路
を備えたディジタル方式の整相回路を有する超音波診断
装置に関する。

〔従来の技術〕

従来からの遅延線による整相回路を備えた超音波診断装
置は、遅延時間の誤差が大きく、また超音波ビームの送
波方向及び反射エコーの受波方向にバラツキがあり、良
質の断層像を得ることが難しいものであった。これに対
して、従来、アイ・イー・イー・イー、ウルトラソニッ
ク　シンポジウム　プロシーデインダス２　（１９８０
年）第２２頁から第３１頁（ＩＥＥＥ、ＵｌｔＡｏｎｉ
ｃ　ＳｙｍｐｏｓｉｕｍＰｒｏｃｅｅｄｉｎｇｓ２　（
１９８０）　Ｐ、　２２〜３１）に記載されているよう
に、ディジタル方式の整相回路を備えた超音波診断装置
が提案されている。

このディジタル方式の整相回路を備えた超音波診断装置
は、第８図に示すように、複数の振動子索子１ａ、ｌｂ
、・・・１ｎが一列状に配列され超音波を送受波する探
触子２と、上記各振動子素子１ａ〜１ｎに所定の遅延時
間を与えて超音波打ち出しの駆動パルスを印加するパル
ス発生器３と、上記探触子２の各振動子素子１ａ〜１ｎ
で受波したアナログのエコー信号をディジタル信号に変
換するＡ／Ｄコンバータ４と、このＡ／Ｄコンバータ４
からのディジタル信号を順次記憶する記憶装置としての
複数個のＲＡＭ　（随時書込み読出しメモリ）５ａ、５
ｂ、・・・５ｎと、これらのＲＡＭ５ａ〜５ｎから読み
出したデータを加算する加算器６と、この加算器６から
の出力信号をＤ／Ａ変換して断層像を表示する表示装置
７とを有して成る。

なお、第８図において、符号８は切換スイッチ、符号９
は増幅器、符号１０はＤ／Ａコンバータ、符号１１はフ
ォーカスメモリ、符号１２は制御部である。そして、上
記探触子２で超音波ビームを送波すると共に各振動子素
子１ａ〜１ｎで受波したエコー信号をＡ／Ｄコンバータ
４でディジタル信号に変換し、これをＲＡＭ５ａ〜５ｎ
に順次記憶し、制御部１２及びフォーカスメモリ１１に
よりデータのアドレスと読み出しのタイミングを制御し
て所定の遅延を与え、この読み出したデータを加算器６
で加算することにより整相するようになっている。すな
わち、Ａ／Ｄコンバータ４とＲＡＭ５ａ〜５ｎと加算器
６とでディジタル方式の整相回路を構成している。

なお、第８図においては、マルチプレクサ等の切換スイ
ッチ８を用いて探触子２の各振動子素子１ａ〜１ｎから
のエコー信号を順次切り換え、Ａ／Ｄコンバータ４の個
数を一個とした場合について示したが、リアルタイムで
高速のイメージングを行うために並列動作する複数個の
Ａ／Ｄコンバータ４を設けてもよいことが前記の文献に
記載されている。

〔発明が解決しようとする問題点〕

このようなディジタル方式の整相回路を備えた超音波診
断装置においては、探触子２の各振動子素子１ａ、ｌｂ
、・・・１ｎのチャンネルごとにそれぞれ一個のＡ／Ｄ
コンバータ４が接続されるようになっている。ここで、
エコー信号のダイナミックレンジは上記Ａ／Ｄコンバー
タ４のビット数の大小により決まるものであった。従っ
て、取り扱うエコー信号のダイナミックレンジを太きく
しようとすれば、ビット数の大きいＡ／Ｄコンバータ４
を必要とするものであった。そして、ビット数の大きい
Ａ／Ｄコンバータは高価なものとなり、装置を実用化す
る上で障害となるものであった。

さらに、最近の超音波診断装置においては、断層像のａ
察と共に心臓、血管内の血球の反射エコーのドツプラ偏
移周波数を測定して血流速度を計測するいわゆるパルス
ドツプラ血流計測が行われるようになってきたが、この
ような機能を超音波診断装置に与えようとすると、血液
中の血球からのエコー信号は断層像を形成するエコー信
号に比べ非常に微弱なため、全体として取り扱うエコー
信号のダイナミックレンジがさらに広くなるものであっ
た。因に、断層像を形成するエコー信号のダイナミック
レンジは４０〜６０ｄＢと大きな値であり、さらにこれ
にパルスドツプラ血流計測の機能を与えようとすると、
取り扱うエコー信号のダイナミックレンジは約９Ｃ）ｄ
Ｂに至るまで広いものとなる。一方、超音波診断装置で
用いる超音波は２．０ＭＨｚから１０ＭＨｚの高周波で
あるため、上記ディジタル方式の整相回路で用いるＡ／
Ｄコンバータ４は、１０ビット以上（より望ましくは１
５ビツト以上）でサンプリングレートが４〜３０ＭＨｚ
の高速度のものが必要となる。このような高速のＡ／Ｄ
コンバータ４で必要な大きなビット数を確保することは
容易ではなく、確保できても非常にに高価なものとなる
ものであった。従って、ディジタル方式の整相回路を備
えた超音波診断装置を実用化するのが困難であった。

そこで、本発明は、ビット数の小さいＡ／Ｄコンバータ
を使用しても取り扱う信号のダイナミックレンジを拡大
することができるＡ／Ｄ変換回路を備えたディジタル方
式の整相回路を有する超音波診断装置を提供することを
目的とする。

〔問題点を解決するための手段〕

上記の問題点を解決する本発明の手段は、複数の振動子
素子が一列状に配列され超音波を送受波する探触子と、
上記各振動子素子に所定の遅延時間を与えて超音波打ち
出しの暉動パルスを印加するパルス発生器と、上記探触
子の各振動子素子で受波したアナログエコー信号をディ
ジタル信号に変換するＡ／Ｄ変換回路と、とのＡ／Ｄ変
換回路からのディジタル信号を順次記憶する記憶装置と
、この記憶装置から所定の遅延を与えて読み出したデー
タを加算する加算器と、この加算器からの出力信号をＤ
／Ａ変換して断層像を表示する表示装置とを備えて成る
超音波診断装置において、上記Ａ／Ｄ変換回路は、アナ
ログエコー信号のダイナミックレンジを可変する倍率器
と、このダイナミックレンジが可変されたアナログエコ
ー信号をディジタル信号に変換するＡ／Ｄコンバータと
、上記倍率器の倍率の大きさに対応してＡ／Ｄコンバー
タの出力データを変換するデータ変換器とで構成した超
音波診断装置によってなされる。

〔作　用〕

このように構成された超音波診断装置は、Ａ／Ｄ変換回
路内の倍率器でアナログエコー信号のダイナミックレン
ジを可変し、Ａ／Ｄコンバータで上記倍率器からのアナ
ログエコー信号をディジタル信号に変換し、さらにデー
タ変換器で上記倍率器の倍率の大きさに対応して上記Ａ
／ｂコンバータの出力データを変換することにより、探
触子の各チャンネルからのアナログエコー信号に対し、
信号の大きさにより変換係数が変わるＡ／Ｄコンバータ
によってディジタル信号に変換できると共に、上記Ａ／
Ｄコンバータの出力データを所定の桁数だけシフトして
出力することができる。

いま、上記Ａ／Ｄコンバータは１例えば１０ビツトすな
わち２進１０桁のものを二個用いるとして、その作用を
さらに詳しく説明する。その場合の読み取ることができ
る入力信号の大きさと、出力信号の大きさとの関係を示
すと第２図に示すようになる。なお、この第２図の横軸
と縦軸は、それぞれ１０進数とｄＢで表している。第２
図において直線Ａは第一のＡ／Ｄコンバータを表してお
り、この第一のＡ／Ｄコンバータは、１０進数で１から
１０２４までの大きさの信号が入力すると、その入力信
号に対応して１０進数で１から１０２４に相当する２進
数のディジタル信号を出力する。

一方、Ａ／Ｄ変換回路の倍率器の倍率を例えば１／３２
、すなわちほぼ−３０ｄＢに設定すると、直線Ｂで示す
第二のＡ／Ｄコンバータは、１０進数で３２から３２７
６８までの大きさの信号が入力すると、その入力信号に
対応して１０進数で１から１０２４に相当する２進数の
ディジタル信号を出力する。そして、第２図に示す直線
Ａと直線Ｂの関係から、第一のＡ／Ｄコンバータ（直ｉ
Ａ）の出力信号が１０進数で１０２４となった点ａ１で
第二のＡ／Ｄコンバータ（直線Ｂ）の出力信号上の点ｂ
□に切り換え、その後直線Ｂに沿って読み取ることによ
り、入力信号が全体として１０進数で１から３２７６８
までの範囲にわたって変化するのを、ディジタル信号と
して読み取って出力することができる。すなわち、第２
図に示す例の場合は、全体としてほぼ９０ｄＢ　（１５
ビツトに相当）のダイナミックレンジでアナログ信号を
ディジタル信号に変換することができる。ここで、上記
倍率器の倍率は１／３２＝１／２５としたため、Ａ／Ｄ
コンバータが２進数で並列に出力されている場合、５ビ
ット上位の桁にシフトすれば入力信号に相当した２進数
のディジタル信号が出力される。

〔実施例〕

以下、本発明の実施例を添付図面に基づいて詳細に説明
する。

第１図は本発明による超音波診断装置の実施例を示すブ
ロック図である。

この超音波診断装置は、超音波を利用して被検体の診断
部位について断層像を得るもので、アナログ方式の遅延
回路の特徴を利用し、且つその欠点を補うことができる
ディジタル方式の遅延回路を組み合わせた実施例であり
、第１図に示すように、探触子２と、パルス発生器３と
、アナログ方式の遅延回路１３と、Ａ／Ｄ変換回路１４
と、記憶装置（５ａ、５ｂ、−５ｎ）と、加算器６と。

表示装置７とを備えて成る。

上記探触子２は被検体の診断部位に向けて超音波を送受
波するもので、小さい短冊状にに形成された複数の振動
子素子１ａ、ｌｂ、・・・１ｎが一列状に配列されてい
る。パルス発生器３は、上記探触子２の各振動子素子１
ａ〜１ｎに所定の遅延時間を与えて超音波打ち出しの駆
動パルスを印加するもので、超音波ビームの送波方向を
制御するために後述の制御部１２によって各振動子素子
１ａ。

１ｂ、・・・１ｎを励振するタイミングが制御できるよ
うになっている。

アナログ方式の遅延回路１３は、上記探触子２の各振動
子素子１ａ、ｌｂ、・・・１ｎで受波した被検体の診断
部位からのエコー信号に対して所定の遅延時間を与える
もので、増幅器１５と、遅延回路１６と、電圧／電流変
換器１７と、クロスポイントスイッチ１８と、定電流信
号源１９と、タップ付遅延線２０とから成る。上記増幅
器１５は、探触子２の各振動子素子１ａ、ｌｂ、・・・
１ｎがらのエコー信号を増幅するためのもので、制御部
１２からの制御信号に従い時間と共にその利得を大きく
して、被検体の深部で弱くなるエコー信号を補償するよ
うになっている。遅延回路１６は、タップ付遅延線とア
ナログスイッチとから成り、ここでは上記増幅器１５が
らのエコー信号に小さい遅延時間で遅延を与えるように
なっている。例えば上記タップ付遅延線の各タップ間の
遅延時間をＴ□とし、そのタップ数をＮ□とすると、Ｔ
１なる分解能で遅延時間が設定でき、最大遅延時間は（
Ｎ１−１）Ｔ□となる。電圧／電流変換器１７は、上記
遅延回路１６からのエコー信号電圧を定電流信号源に変
換するものである。クロスポイントスイッチ１８は、ｎ
□チャンネルの入力信号線とｍエチャンネルの出力信号
線を図示のように交差するようにし、その交点にそれぞ
れアナログスイッチを配設したものであり、これらのア
ナログスイッチの開閉は、制御部１２により制御される
ようになっている。定電流信号源１９は、入力インピー
ダンスが低いものとされており、後続のタップ付遅延線
２０のタップにできるだけ高インピーダンスの信号源で
接続し、遅延線の性能の劣化を防止すると共に、クロス
ポイントスイッチ１８の挿入損失と周波数特性の劣化を
防止するものである。

また、それと共に上記定電流信号源１９に接続され導か
れる信号が加算される作用を有している。

タップ付遅延線２０は、上記遅延回路１６より大きい遅
延を与えるもので、例えば、各タップ間の遅延時間をＴ
２とし、そのタップ数をＮ２とすると、Ｔ２なる分解能
で遅延時間が設定でき、最大遅延時間は（Ｎｚ　　１）
Ｔｚとなる。ここで、各タップ間の遅延時間Ｔ２は、上
記遅延回路１６の最大遅延時間（Ｎ１−１）Ｔ□より小
さくとっである。

Ａ／Ｄ変換回路１４は、上記アナログ方式の遅延回路１
３から出力されるアナログ信号をディジタル信号に変換
するものである。記憶装置は、上記Ａ／Ｄ変換回路１４
から出力されるディジタル信号を順次記憶するもので、
例えば複数個のＲＡＭ５ａ、５ｂ、・・・５ｎから成る
。そして、上記ＲＡＭ５ａ〜５ｎに記憶されたデータは
、制御部１２から出力されるクロック信号の任意の周期
で読み出すことにより所定の遅延時間で遅延が与えられ
る。例えば、上記ＲＡＭ５ａ〜５ｎの読み出しのクロッ
ク信号の周期をＴ、とし、任意の自然数をＮ、とすると
、Ｎ、Ｔ、時間後に各ＲＡＭ５ａ。

５ｂ、・・・５ｎのデータを読み出すことにより、Ｎ、
１３時間の遅延を与えることができる。なお、このＲＡ
　Ｍ　５　ａ〜５ｎの読出し制御による遅延は。

上記タップ付遅延線２０より大きい遅延を与えるもので
ある。加算器６は、上記ＲＡＭ５ａ〜５ｎから読み出し
たデータを加算するもので、これによりデータが整相さ
れる。そして、上記Ａ／Ｄ変換回路１４とＲＡ　Ｍ　５
　ａ〜５ｎと加算器６とでディジタル方式の整相回路を
構成している。

表示装置７は、上記加算器６から出力された信号を検波
器２１で検波したものをＤ／Ａ変換して断層像を表示す
るもので、その内部にＤ／Ａコンバータを有している。

なお、第１図において、符号１２は上記の各構成要素を
制御する制御部である。また、第１図においては、探触
子２とＡ／Ｄ変換回路１４との間にアナログ方式の遅延
回路１３を設けたものとして示したが、本発明はこれに
限らず、上記アナログ方式の遅延回路１３は設けずに、
ＲＡＭ５ａ〜５ｎからの読み出し時にすべての遅延を与
えるようにしてもよい。

ここで、本発明においては、上記Ａ／Ｄ変換回路１４が
、第３図に示すように、倍率器２２と、二個のＡ／Ｄコ
ンバータ２３ａ、２３ｂと、データ変換器２４とで構成
されている。上記倍率器２２は、第１図に示すアナログ
方式の遅延回路１３から出力されたアナログ信号のダイ
ナミックレンジを可変するもので、その倍率は例えば１
／２′（ただしｋは整数）とされ、減衰器としての機能
を有している。そして、この倍率器２２により、後述の
二個のＡ／Ｄコンバータ２３ａ、２３ｂへの入力信号の
レベルを異なるものとするようになっている。なお、上
記倍率器２２は、減衰器に限らず、一定の利得の増幅器
としてもよい。Ａ／Ｄコンバータ２３ａ、２３ｂは、上
記倍率器２２の存在によってダイナミックレンジが可変
されたアナログ信号を２進数のディジタル信号に変換す
るもので、・両者ともｍビットのものとされると共に、
第一のＡ／Ｄコンバータ２３ａと第二のＡ／Ｄコンバー
タ２３ｂとが並列に設けられ、かつ第二のＡ／Ｄコンバ
ータ２３ｂの前段に上記倍率器２２が挿入されている。

データ変換器２４は、上記倍率器２２の倍率の大きさに
対応して二個のＡ／Ｄコンバータ２３ａ、２３ｂの出力
データを変換するものである。なお、第３図において、
符号２５は第一のＡ／Ｄコンバータ２３ａからの出力デ
ータを入力して内蔵の基準値（第一のＡ／Ｄコンバータ
２３ａのビット数と等しい値）と比較し、データ変換器
２４に対して第一のＡ／Ｄコンバータ２３ａと第二のＡ
／Ｄコンバータ２３ｂの切換信号を送出する比較器であ
る。

次に、このように構成されたＡ／Ｄ変換回路１４の動作
について説明する。まず、アナログ方式の遅延回路１３
からのアナ口、グ信号は、第一のＡ／Ｄコンバータ２３
ａにはそのまま入力し、第二のＡ／Ｄコンバータ２３ｂ
には倍率器２２で信号のダイナミックレンジが可変され
て入力する。これにより、第−及び第二のＡ／Ｄコンバ
ータ２３ａ、２３ｂへの入力信号のレベルが異なったも
のとされる。すなわち、第二のＡ／Ｄコンバータ２３ｂ
には、上記倍率器２２によりアナログ信号が１／２　に
減衰して入力される。次に、このようなアナログ入力信
号は、第一のＡ／Ｄコンバータ２３ａ及び第二のＡ／Ｄ
コンバータ２３ｂによりそれぞれ２進数のディジタル信
号に変換して出力される。ここで、上記第一のＡ／Ｄコ
ンバータ２３ａへのアナログ入力信号が小さく、該第−
のＡ／Ｄコンバータ２３ａからの出力データの桁数が小
さい場合は、比較器２５はその内蔵の基準値と比較し、
上記第一のＡ／Ｄコンバータ２３ａから出力データを取
り込むようにデータ変換器２４を制御する。従って、第
一のＡ／Ｄコンバータ２３ａからの出力データの桁数が
オーバフローするまでは、該第−のＡ／Ｄコンバータ２
３ａの出力データがデータ変換器２４を介してＲＡＭ５
ａ〜５ｎに出力される。以上、第一のＡ／Ｄコンバータ
２３ａの信号を比較器２５内蔵の基準値と比較する動作
を述べたが、第二のＡ／Ｄコンバータ２３ｂの信号でも
って同じ動作を行うような変形も考えられる。

次に、第一のＡ／Ｄコンバータ２３ａへのアナログ入力
信号が逐次大きくなり、該第−のＡ／Ｄコンバータ２３
ａからの出力データの桁数が大きくなリオーバフローす
ると、比較器２５はその内蔵の基準値と比較して上記第
一のＡ／Ｄコンバータ２３ａの出力データの桁数がオー
バフローしたことを検出し、データ変換器２４に対して
第一のＡ／Ｄコンバータ２３ａから第二のＡ／Ｄコンバ
ータ２３ｂに切り換える切換信号を送出する。これによ
り、上記データ変換器２４は、第二のＡ／Ｄコンバータ
２３ｂからの出力データを取り込み、該第二のＡ／Ｄコ
ンバータ２３ｂの出力データをＲＡＭ５ａ〜５ｎに出力
する。このとき、上記第二のＡ／Ｄコンバータ２３ｂに
は、倍率器２２によりアナログ信号が１／２　に減衰し
て入力されているので、この第二のＡ／Ｄコンバータ２
３ｂからの出力ディジタル信号は、上記データ変換器２
４の内部で上位の桁へにビット（ｋ桁）だけシフトして
出力される。従って、このデータ変換器２４からの出力
データの全体としては（ｋ　十ｍ　）ビットのディジタ
ル信号が出力されることとなる。

ここで、第３図に示す倍率器２２においてに＝５としそ
の倍率を１／２５とし、第−及び第二のＡ／Ｄコンバー
タ２３ａ、２３ｂにおいてｍ＝１０としそのビット数を
１０ビツトとしたときの上記第−及び第二のＡ／Ｄコン
バータ２３ａ、２３ｂからデータ変換器２４への入力デ
ータと出力データとの関係を示すと、第４図に示すよう
になる。

すなわち、１０ビツトのＡ／Ｄコンバータを二個（２３
ａ、２３ｂ）使用することにより、全体として１５ビツ
トのダイナミックレンジを有するＡ／Ｄ変換回路１４が
実現される。そして、この関係は前述した第２図の関係
と全く同様である。なお、上記のような機能を有するデ
ータ変換器２４は１例えばゲート回路の組み合わせ或い
はゲート回路とシフトレジスタとの組み合おせ等で容易
に実現できる。

なお、第３図においては、Ａ／Ｄコンバータを二個（２
３ａ、２３ｂ）並列に設けた例を示したが１本発明はこ
れに限らず、三個以上を並列に設けてもよい１例えば、
Ａ／Ｄコンバータを三個並列に設けた場合について第２
図に示すと同様のグラフを書くと、第５図に示すように
なる。図において、直線Ａは第一のＡ／Ｄコンバータを
表しており、直線Ｂは第二のＡ／Ｄコンバータを表して
おり、直線Ｃは第三のＡ／Ｄコンバータを表している。

ここで、第２図において、縦軸はＡ／Ｄコンバータの出
力信号レベルを示したものであるが、これはそのＡ／Ｄ
コンバータの量子化雑音によるＳ／Ｎと等しい。従って
、第一のＡ／Ｄコンバータ（直線Ａ）から第二のＡ／Ｄ
コンバータ（直線Ｂ）に切り換える場合は、第２図に示
すように、直線Ａ上の点ａ１から直線Ｂ上の点ｂ１へ動
作点が移動するときに、Ｓ／Ｎが一旦低下しその後再び
上昇することとなる。これに対して、第５図に直線Ｃで
示すように、倍率が１７３２より小さい倍率器が接続さ
れた第三の△／Ｄコンバータをさらに追加すると、第一
のＡ／Ｄコンバータ（直線Ａ）から第三のＡ／Ｄコンバ
ータ（直線Ｃ）に切り換え、さらに第三のＡ／Ｄコンバ
ータ（直線Ｃ）から第二のＡ／Ｄコンバータ（直線Ｂ）
に切り換える場合、直線Ａ上の点ａ工から直線Ｃ上の点
Ｃ工へ動作点が移動し、次に、直線Ｃ上の点ｃ２から直
線Ｂ上の点ｂヨヘ動作点が移動することとなる。

このときは、上記の点Ｃ□及びす、は比較的高い出力信
号レベルに維持されるので、第２図の場合に比してＳ／
Ｎの低下を抑えて全体としてＳ／Ｎを向上することがで
きる。このことから、並列に設けるＡ／Ｄコンバータの
数を増加させる程、入力信号レベルが大きくなる過程で
Ａ／Ｄコンバータを順次切り換えるときの一時的なＳ／
Ｈの低下を改善することができる。ただし、Ａ／Ｄコン
バータを増やすとコスト高となるので、実用化に当たっ
ては得られる性能とコストとのバランスを考えて対処す
るのがよい。

第６図はＡ／Ｄ変換回路１４の第二の実施例を示すブロ
ック図である。この実施例によるＡ／Ｄ変換回路１４は
、サンプルホールド回路２６と、二個の分圧器２７ａ、
２’７ｂと、二個のＡ／Ｄコンバータ２ｋａ、２ｋｂと
、データ変換器２９とで構成されている。上記サンプル
ホールド回路２６は、第１図に示すアナログ方式の遅延
回路１３から出力されたアナログ信号を入力してサンプ
リングし、その値を一定時間だけ保持するものである。

分圧器２７ａ、２７ｂは、第３図に示す倍率器２２の作
用をなすものであり、上記サンプルホールド回路２６か
ら出力されたアナログ信号のダイナミックレンジを可変
するようになっており、第一の分圧器２７ａは分圧比（
１／２’、ただしｊは一定の整数）が固定とされ、第二
の分圧器２７ｂは分圧比（１／２ゝ、ただしｋは整数）
が可変とされている。なお、上記第二の分圧器２７ｂの
分圧比１／２３に関し、その整数には後述の制御器３０
からの制御信号によって変化されるようになっている。

従って、上記二個の分圧器２７ａ。

２７ｂにより、後述の二個のＡ／Ｄコンバータ２ｋａ、
２ｋｂへの入力信号のレベルを異なるものとすることが
できる。Ａ／Ｄコンバータ２ｋａ。

２ｋｂは、上記分圧器２７ａ、２７ｂによってダイナミ
ックレンジが可変されたアナログ信号を２進数のディジ
タル信号に変換するもので、第一のＡ／Ｄコンバータ２
ｋａはｍビットのものとされ、第二のＡ／Ｄコンバータ
２ｋｂはｎビットのものとされている。そして、第一の
Ａ／Ｄコンバータ２ｋａの前段に第一の分圧器２７ａが
挿入されると共に、第二のＡ／Ｄコンバータ２ｋｂの前
段に第二の分圧器２７ｂが挿入されている。データ変換
器２９は、上記分圧器２７ａ、２７ｂの分圧比に対応し
て二個のＡ／Ｄコンバータ２ｋａ、２ｋｂの出力データ
を変換するもので、図においては、第二の分圧器２７ｂ
の分圧比の設定値１／２Ｋにより第二のＡ／Ｄコンバー
タ２ｋｂの出力データをシフトする桁数を変えるように
なっている。なお、第６図において、符号３０は上記の
各構成要素を制御する制御器である。

次に、このように構成された第二の実施例によるＡ／Ｄ
変換回路１４の動作について、第７図に示すフローチャ
ートを参照して説明する。まず、アナログ方式の遅延回
路１３からのアナログ信号は、サンプルホールド回路２
６に入力する。すると、このサンプルホールド回路２６
は、上記アナログ入力信号をサンプリングすると共に、
その値を一定時間だけ保持する（ステップ■）。次に、
上記サンプルホールド回路２６からの出力信号は、第一
の分圧器２７ａに入力し、その固定の分圧比１／２ｉで
第一のＡ／Ｄコンバータ２ｋａのビット数に対応した所
定のダイナミックレンジとされる。次に、上記第一の分
圧器２７ａからの出力信号は、第一のＡ／Ｄコンバータ
２ｋａに入力する。

そして、この第一のＡ／Ｄコンバータ２ｋａでアナログ
入力信号をＡ／Ｄ変換する（ステップ■）。

次に、上記第一のＡ／Ｄコンバータ２ｋａから出力され
た出力データは、制御器３０へ入力する。

そして、この制御器３０は、上記第一のＡ／Ｄコンバー
タ２ｋａからのｍビットの出力データのディジタル値を
読む（ステップ■）。次に、制御器３０は、上記第一の
Ａ／Ｄコンバータ２ｋａの出力データのディジタル値に
より、第二のＡ／Ｄコンバータ２ｋｂへのアナログの入
力信号レベルがフルレンジとなるように第二の分圧器２
７ｂの分圧比１／２Ｋを設定する（ステップ■）。すな
わち、上記制御器３０は、第二の分圧器２７ｂの分圧比
を定める値ｋを制御して、第二のＡ／Ｄコンバータ２ｋ
ｂの入力信号レベルを制御する。次に、前記サンプルホ
ールド回路２６から第二の分圧器２７ｂに入力したアナ
ログ信号は、上記のように設定された分圧比１／２′で
第二のＡ／Ｄコンバータ２ｋｂのビット数に対応した所
定のダイナミックレンジとされる。次に、上記第二の分
圧器２７ｂからの出力信号は、第二のＡ／Ｄコンバータ
２ｋｂに入力する。そして、この第二のＡ／Ｄコンバー
タ２ｋｂでアナログ入力信号をＡ／Ｄ変換する（ステッ
プ■）。ここで、上記第一のＡ／Ｄコンバータ２ｋａと
第二のＡ／Ｄコンバータ２ｋｂの最下位の桁で１ビツト
が立つ入力信号の電圧は同じものとする。そして、第二
の分圧器２７ｂの分圧比１／２′においてに＝ｏとした
場合は、第一のＡ／Ｄコンバータ２ｋａの最下位の桁が
１になると、第二のＡ／Ｄコンバータ２ｋｂはオーバフ
ローすることとなる。

次に、上記第二のＡ／Ｄコンバータ２ｋｂからデータ変
換器２９に入力したｎビットの出力データを上位の桁へ
に桁だけシフトすると共に、前記サンプルホールド回路
２６をリセットする（ステップ■）。このときの制御は
、制御器３０からそれぞれデータ変換器２９及びサンプ
ルホールド回路２６へ送出される制御信号によって行わ
れる。

このような動作により、上記データ変換器２９がらの出
力データの全体としては（ｍ＋ｎ）ビットのディジタル
信号が出力されることとなる。すなわち、ｍビットのＡ
／Ｄコンバータ２ｋａとｎビットのＡ／Ｄコンバータ２
ｋｂとを使用することにより、全体として（ｍ　＋　ｎ
　）ビットのダイナミックレンジを有するＡ／Ｄ変換回
路１４が実現される。そして、この実施例の場合は、第
３図の実施例において第２図に示すように第一のＡ／Ｄ
コンバータ（直線Ａ）から第二のＡ／Ｄコンバータ（直
線Ｂ）に切り換える際にＳ／Ｎが一旦低下することがあ
ったが、このようなＳ／Ｎの低下を改善することができ
る。

なお、第６図においては１分圧器２７ａ、２７ｂの分圧
比を２のべき来会の１として示したが、本発明はこれに
限らず、分圧比を１／Ｑ（ただしＱは任意の数）として
任意の数値としても、データ変換器２９において桁のシ
フトと共に有効数値を例えばＲＯＭ　（読出し専用メモ
リ）を用いて任意の倍率の変換を実行することにより、
上記と同様の効果を上げることができる。

また、第６図においては、二個のＡ／Ｄコンバータ２ｋ
ａ、２ｋｂを用いた構成として示したが、本発明はこれ
に限らず、例えば第一の分圧器２７ａと第一のＡ／Ｄコ
ンバータ２ｋａとの動作を、第二の分圧器２７ｂと第二
のＡ／Ｄコンバータ２ｋｂとによって行わせることによ
り、−個のＡ／Ｄコンバータ２ｋｂのみで同じ機能を発
揮させることができる。すなわち、第二の分圧器２７ｂ
は、最初はに＝ｊとしてその分圧比１／２Ｋを設定し、
サンプルホールド回路２６からの入力アナログ信号を第
二のＡ／Ｄコンバータ２ｋｂでディジタル信号に変換す
る６その後、制御器３０により上記第二のＡ／Ｄコンバ
ータ２ｋｂへの入力信号レベルがフルレンジとなるよう
に、第二の分圧器２７゛ｂの分圧比１／いを設定するた
めに上記の値ｋを制御するようにすればよい。

〔発明の効果〕

本発明は以上のように構成されたので、Ａ／Ｄ変換回路
１４を１倍率器２２と、Ａ／Ｄコンバータ２３ａ、２３
ｂと、データ変換器２４とで構成したことにより、ビッ
ト数の小さいＡ／Ｄコンバータを使用しても取り扱う信
号のダイナミックレンジを拡大することができる。従っ
て、現在実用化されているＡ／Ｄコンバータを使用して
、取り扱うエコー信号のダイナミックレンジを大きくす
ることができ、装置の実用化を容易とすることができる
。また、最近の超音波診断装置におけるパルスドツプラ
血流計測においても、本発明によれば、小さいビット数
のＡ／Ｄコンバータによって取り扱う信号のダイナミッ
クレンジを拡大することができるので、高速のＡ／Ｄコ
ンバータで必要な大きなビット数のＡ／Ｄ変換回路１４
を確保するのが比較的容易となる。従って、本発明によ
れば、ディジタル方式の整相回路を偏えた超音波診断装
置を、コスト高を抑えて実用化することができる。

【図面の簡単な説明】

第１図は本発明による超音波診断装置の実施例を示すブ
ロック図、第２図は本発明の原理を示すもので二個のＡ
／Ｄコンバータに対する入力信号の大きさと出力信号の
大きさとの関係を示すグラフ、第３図は本発明に係るＡ
／Ｄ変換回路の第一の実施例を示すブロック図、第４図
は上記第一の実施例によるＡ／Ｄ変換回路の動作を示す
説明図、第５図は上記第一の実施例によるＡ／Ｄ変換回
路の変形例における三個のＡ／Ｄコンバータに対する入
力信号の大きさと出力信号の大きさとの関係を示すグラ
フ、第６図はＡ／Ｄ変換回路の第二の実施例を示すブロ
ック図、第７図は上記第二の実施例によるＡ／Ｄ変換回
路の動作を示すフローチャート、第８図は従来のディジ
タル方式の整相回路を備えた超音波診断装置を示すブロ
ック図である。 １ａ〜１ｎ・・・振動子素子、　２・・・探触子、　３
・・・パルス発生器、　５ａ〜５ｎ・・・ＲＡＭ　（記
憶装置）、　６・・・加算器、　７・・・表示装置、　
１２・・・制御部、　　１３・・・アナログ方式の遅延
回路、　　１４・・・Ａ／Ｄ変換回路、　２１・・・検
波器、　２２・・・倍率器、　２３ａ、２ｋａ・・・第
一のＡ／Ｄコンバータ、　　２３ｂ、２ｋｂ・・・第二
のＡ／Ｄコンバータ、　２４．２９・・・データ変換器
、　２５・・・比較器、　２６・・・サンプルホールド
回路、　２７ａ・・・第一の分圧器、　　２７ｂ・・・
第二の分圧器、　　３０・・・制御器。

Claims (3)

【特許請求の範囲】
1. （１）複数の振動子素子が一列状に配列され超音波を送
   受波する探触子と、上記各振動子素子に所定の遅延時間
   を与えて超音波打ち出しの駆動パルスを印加するパルス
   発生器と、上記探触子の各振動子素子で受波したアナロ
   グエコー信号をディジタル信号に変換するＡ／Ｄ変換回
   路と、このＡ／Ｄ変換回路からのディジタル信号を順次
   記憶する記憶装置と、この記憶装置から所定の遅延を与
   えて読み出したデータを加算する加算器と、この加算器
   からの出力信号をＤ／Ａ変換して断層像を表示する表示
   装置とを備えて成る超音波診断装置において、上記Ａ／
   Ｄ変換回路は、アナログエコー信号のダイナミックレン
   ジを可変する倍率器と、このダイナミックレンジが可変
   されたアナログエコー信号をディジタル信号に変換する
   Ａ／Ｄコンバータと、上記倍率器の倍率の大きさに対応
   してＡ／Ｄコンバータの出力データを変換するデータ変
   換器とで構成したことを特徴とする超音波診断装置。
2. （２）上記Ａ／Ｄ変換回路の倍率器の倍率は１／２＾ｋ
   （ただしｋは整数）であり、Ａ／Ｄコンバータは２進数
   のディジタル数に変換するものであり、データ変換器は
   上記Ａ／Ｄコンバータの出力データをｋ桁だけシフトし
   て出力するものであることを特徴とする特許請求の範囲
   第１項記載の超音波診断装置。
3. （３）上記Ａ／Ｄ変換回路は、変換係数の異なる複数個
   のＡ／Ｄコンバータを並列に備えて成ることを特徴とす
   る特許請求の範囲第１項または第２項記載の超音波診断
   装置。