JPH0116058B2 - - Google Patents
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- Publication number
- JPH0116058B2 JPH0116058B2 JP55018749A JP1874980A JPH0116058B2 JP H0116058 B2 JPH0116058 B2 JP H0116058B2 JP 55018749 A JP55018749 A JP 55018749A JP 1874980 A JP1874980 A JP 1874980A JP H0116058 B2 JPH0116058 B2 JP H0116058B2
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- JP
- Japan
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- type transistor
- logic
- level
- output
- input
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- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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- 239000003990 capacitor Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型電界効果トランジスタを用いた
ゲート回路に関するものである。
ゲート回路に関するものである。
近年低消費電力、低電源電圧駆動が必要とされ
る装置に関しては相補型電界効果トランジスタ
（以下CMOSと略称す）による集積回路を使用す
るのが一般的である。しかしCMOS集積回路は
構成素子数の多さ、配線パターンの複雑さから、
多入力の論理回路、特に読出専用メモリ（以下
ROMと略記する）等ではクロツク同期方式の回
路を採用し、論理部分の単一極性化を行ない集積
密度を向上させている。第１図は従来のクロツク
同期方式によるゲート回路の例を示すものであ
る。第１図はゲートが入力端子１，２，３に接続
されたＮ導電型電界効果トランジスタ（以後Ｎ型
トランジスタと略す）１１，１２，１３を並列に
接続して論理回路を構成した３入力NORゲート
論理である。第１図において接続されたＮ型トラ
ンジスタ１１，１２，１３はNOR論理を構成し
ている。Ｎ型トランジスタ１４、Ｐ型のトランジ
スタ１５は制御用クロツク端子４から制御クロツ
クがそれらのゲートに印加される。Ｐ型トランジ
スタ１５のドレイン及びＮ型トランジスタ１４の
ソースはそれぞれ＋Ｖ電源および接地レベル
（GND）に接続される。Ｐ型トランジスタ１５と
論理用Ｎ型トランジスタ１１，１２，１３の接続
点が論理演算の信号出力になり出力端子５に接続
される。信号出力部分には集積回路構造上の寄生
静電容量CLが形成されている。制御端子４には
第２図のＡで示される制御クロツクが入力され
る。第１図の構成において入力端子１，２，３に
第２図のＢの如き信号波形が入力されるとする。
第２図において、t1期間には制御クロツクＡは
GNDレベルであり、Ｐ型トランジスタ１５はオ
ン、Ｎ型トランジスタ１４はオフしている。この
期間に出力容量CLは＋Ｖレベルに充電される。
出力端子５の出力波形はＤで示されている。次に
t2期間でクロツクＡが＋ＶレベルになるとＰ型ト
ランジスタ１５がオフ、Ｎ型トランジスタ１４が
オンする。この時論理用Ｎ型トランジスタ１１，
１２，１３にはGNDレベルが入力されておりオ
フしている。この状態では容量CLの放電経路は
遮断されている為、出力端子５のレベルは容量
CLの充電電位＋Ｖがそのまま保持される。論理
入力１，２，３の少なくとも１入力が第２図の波
形Ｃで示される如くt2期間に＋Ｖレベルで、この
入力に対応するＮ型トランジスタがオンしている
場合を考える。この場合にはt1期間に容量CLに充
電された＋Ｖの電荷はt2期間でＮ型トランジスタ
１４がオンすると同時にオンしている論理用Ｎ型
トランジスタを通じてGNDに放電されることに
なる。この時の出力端子５の波形は第２図のＥで
示されている。このようにして入力端子１，２，
３の入力レベルに応じた論理出力がt2期間に出力
端子５に現われる。しかしながら実際の集積回路
構造ではＮ型トランジスタの入力がGNDレベル
でオフすべき期間においても第１図の寄生的な抵
抗１６で示されているような微小リークが存在
し、また同様に抵抗１７による出力部分のリーク
成分も存在する。これらのリーク電流が大きくな
るとt2期間の論理用トランジスタがオフして容量
CLに保持された電荷によつて本来＋Ｖレベルを
出力すべき期間にリーク電流の為に出力はＦのご
とくレベルを維持できなくなる。つまりt2の期間
内で誤まつた出力をする場合がある。特に第１図
のリーク抵抗１６はトランジスタのスレツシホル
ド電圧（以下Vthと略す）が小さくなつた場合に
は基本的に存在しうるものである。温度特性等も
考慮すると、この様な電荷保持動作を前提とした
回路ではVthの最小値は0.4V程度が限度とされて
いる。この為、大量生産時の歩留、安定度をも考
慮すると実際の集積回路製造においては十分余裕
のあるVthの値を設定する必要がある。しかし近
年の低電圧電源化、高速動作化の傾向に応じて
Vthの設定値そのものは小さくなる傾向にある
為、上記の電荷保持を利用した論理構成は採用す
るのが困難になりつつある。この為低電圧駆動を
目的とした回路では可能な限りＰ型、Ｎ型の基本
的な組合せを基にした完全な相補接続回路、いわ
ゆるCMOS回路で構成し動作の安定度を確保し
ている。しかしながらROMのような多入力の論
理ゲートに関して基本的なCMOS回路で構成す
るには、あまりにも面積的な効率が悪い為安定度
を犠性にして電荷保持方式の論理構成を採用せざ
るを得なく、製造条件の設定の自由度および低電
圧駆動回路の安定度上大きな問題となつている。
る装置に関しては相補型電界効果トランジスタ
（以下CMOSと略称す）による集積回路を使用す
るのが一般的である。しかしCMOS集積回路は
構成素子数の多さ、配線パターンの複雑さから、
多入力の論理回路、特に読出専用メモリ（以下
ROMと略記する）等ではクロツク同期方式の回
路を採用し、論理部分の単一極性化を行ない集積
密度を向上させている。第１図は従来のクロツク
同期方式によるゲート回路の例を示すものであ
る。第１図はゲートが入力端子１，２，３に接続
されたＮ導電型電界効果トランジスタ（以後Ｎ型
トランジスタと略す）１１，１２，１３を並列に
接続して論理回路を構成した３入力NORゲート
論理である。第１図において接続されたＮ型トラ
ンジスタ１１，１２，１３はNOR論理を構成し
ている。Ｎ型トランジスタ１４、Ｐ型のトランジ
スタ１５は制御用クロツク端子４から制御クロツ
クがそれらのゲートに印加される。Ｐ型トランジ
スタ１５のドレイン及びＮ型トランジスタ１４の
ソースはそれぞれ＋Ｖ電源および接地レベル
（GND）に接続される。Ｐ型トランジスタ１５と
論理用Ｎ型トランジスタ１１，１２，１３の接続
点が論理演算の信号出力になり出力端子５に接続
される。信号出力部分には集積回路構造上の寄生
静電容量CLが形成されている。制御端子４には
第２図のＡで示される制御クロツクが入力され
る。第１図の構成において入力端子１，２，３に
第２図のＢの如き信号波形が入力されるとする。
第２図において、t1期間には制御クロツクＡは
GNDレベルであり、Ｐ型トランジスタ１５はオ
ン、Ｎ型トランジスタ１４はオフしている。この
期間に出力容量CLは＋Ｖレベルに充電される。
出力端子５の出力波形はＤで示されている。次に
t2期間でクロツクＡが＋ＶレベルになるとＰ型ト
ランジスタ１５がオフ、Ｎ型トランジスタ１４が
オンする。この時論理用Ｎ型トランジスタ１１，
１２，１３にはGNDレベルが入力されておりオ
フしている。この状態では容量CLの放電経路は
遮断されている為、出力端子５のレベルは容量
CLの充電電位＋Ｖがそのまま保持される。論理
入力１，２，３の少なくとも１入力が第２図の波
形Ｃで示される如くt2期間に＋Ｖレベルで、この
入力に対応するＮ型トランジスタがオンしている
場合を考える。この場合にはt1期間に容量CLに充
電された＋Ｖの電荷はt2期間でＮ型トランジスタ
１４がオンすると同時にオンしている論理用Ｎ型
トランジスタを通じてGNDに放電されることに
なる。この時の出力端子５の波形は第２図のＥで
示されている。このようにして入力端子１，２，
３の入力レベルに応じた論理出力がt2期間に出力
端子５に現われる。しかしながら実際の集積回路
構造ではＮ型トランジスタの入力がGNDレベル
でオフすべき期間においても第１図の寄生的な抵
抗１６で示されているような微小リークが存在
し、また同様に抵抗１７による出力部分のリーク
成分も存在する。これらのリーク電流が大きくな
るとt2期間の論理用トランジスタがオフして容量
CLに保持された電荷によつて本来＋Ｖレベルを
出力すべき期間にリーク電流の為に出力はＦのご
とくレベルを維持できなくなる。つまりt2の期間
内で誤まつた出力をする場合がある。特に第１図
のリーク抵抗１６はトランジスタのスレツシホル
ド電圧（以下Vthと略す）が小さくなつた場合に
は基本的に存在しうるものである。温度特性等も
考慮すると、この様な電荷保持動作を前提とした
回路ではVthの最小値は0.4V程度が限度とされて
いる。この為、大量生産時の歩留、安定度をも考
慮すると実際の集積回路製造においては十分余裕
のあるVthの値を設定する必要がある。しかし近
年の低電圧電源化、高速動作化の傾向に応じて
Vthの設定値そのものは小さくなる傾向にある
為、上記の電荷保持を利用した論理構成は採用す
るのが困難になりつつある。この為低電圧駆動を
目的とした回路では可能な限りＰ型、Ｎ型の基本
的な組合せを基にした完全な相補接続回路、いわ
ゆるCMOS回路で構成し動作の安定度を確保し
ている。しかしながらROMのような多入力の論
理ゲートに関して基本的なCMOS回路で構成す
るには、あまりにも面積的な効率が悪い為安定度
を犠性にして電荷保持方式の論理構成を採用せざ
るを得なく、製造条件の設定の自由度および低電
圧駆動回路の安定度上大きな問題となつている。
本発明の目的は、従来の電荷保持方式の欠点で
ある動作の不安定さを解決し、さらに集積回路製
造時の条件設定の自由度を広げ得る論理回路を提
供することにある。
ある動作の不安定さを解決し、さらに集積回路製
造時の条件設定の自由度を広げ得る論理回路を提
供することにある。
本発明は、制御端子に入力される制御信号によ
りオン、オフされる負荷手段と、該負荷手段に直
列に接続された論理部と、前記負荷手段と論理部
との直列接続回路の両端に固定電位を与える電源
手段と、前記負荷手段に並列に接続されオン、オ
フ動作する負荷素子と、前記負荷手段と前記論理
部との接続点と前記負荷素子の制御端子との間に
接続されたインバータ手段とを備え、前記接続点
における出力レベルを前記インバータ手段を介し
て反転したレベルで前記負荷素子のオン、オフ状
態を制御し、前記接続点より論理出力を得ること
を特徴とするものである。
りオン、オフされる負荷手段と、該負荷手段に直
列に接続された論理部と、前記負荷手段と論理部
との直列接続回路の両端に固定電位を与える電源
手段と、前記負荷手段に並列に接続されオン、オ
フ動作する負荷素子と、前記負荷手段と前記論理
部との接続点と前記負荷素子の制御端子との間に
接続されたインバータ手段とを備え、前記接続点
における出力レベルを前記インバータ手段を介し
て反転したレベルで前記負荷素子のオン、オフ状
態を制御し、前記接続点より論理出力を得ること
を特徴とするものである。
以下本発明を実施例によつて詳しく説明する。
第３図は本発明明の一実施例を示すもので３入力
NOR回路の例を示している。
第３図は本発明明の一実施例を示すもので３入力
NOR回路の例を示している。
並列に接続されたＮ型トランジスタ２６，２
７，２８はNOR論理の構成になつている。Ｎ型
トランジスタ２９、Ｐ型トランジスタ３０のゲー
トには端子２４から制御信号が印加される。Ｐ型
トランジスタ３１はオン時の抵抗が十分大きく、
Ｐ型トランジスタ３４とＮ型トランジスタ３５か
ら成るインバーター３３の出力３２の信号がゲー
トに供給される。インバーター３３には出力端子
２５の信号が入力される。抵抗３６，３７は半導
体構造上のリーク電流を等化的に表わしたもので
ある。
７，２８はNOR論理の構成になつている。Ｎ型
トランジスタ２９、Ｐ型トランジスタ３０のゲー
トには端子２４から制御信号が印加される。Ｐ型
トランジスタ３１はオン時の抵抗が十分大きく、
Ｐ型トランジスタ３４とＮ型トランジスタ３５か
ら成るインバーター３３の出力３２の信号がゲー
トに供給される。インバーター３３には出力端子
２５の信号が入力される。抵抗３６，３７は半導
体構造上のリーク電流を等化的に表わしたもので
ある。
第４図は第３図の実施例の各部の信号波形を示
している。
している。
入力端子２４には第４図のａのセツト信号が入
力される。第３図の構成において入力端子２１，
２２，２３に第４図のｂの信号波形が入力される
とする。第４図のt1期間にはセツト信号ａは
GNDレベルでありＰ型トランジスタ３０はオン、
Ｎ型トランジスタ２９はオフしている。この期間
に出力２５はＰ型トランジスタ３０によつて＋Ｖ
レベルに引かれＰ型トランジスタ３４とＮ型トラ
ンジスタ３５から成るインバーター３３に＋Ｖレ
ベルが入力されることになる。この結果インバー
ター３３の出力３２はGNDレベルになりそれに
接続されているＰ型トランジスタ３１はオンす
る。つまりＰ型トランジスタ３１とインバーター
３３のフイードバツクループによつて出力端子２
５は＋Ｖレベルの安定状態にセツトされる。出力
端子２５の出力波形はｄで示されている。次にt2
期間でセツト信号が＋ＶレベルになるとＰ型トラ
ンジスタ３０がオフ、Ｎ型トランジスタ２９がオ
ンする。この時論理用トランジスタ２６，２７，
２８にはGNDレベルが入力されておりオフして
いる。この状態では論理用トランジスタ２６，２
７，２８を通じては電流が流れない為出力２５は
Ｐ型トランジスタ３１によつて＋Ｖレベルに固定
されている。次に入力端子２１，２２，２３の少
なくとも１入力が第４図のｃで示される如くt2期
間に＋Ｖレベルであり、対応するＮ型トランジス
タがオンする場合を説明する。今入力２１にｃの
波形、入力２２と２３にｂの波形が入力されたと
する。t1期間にはＰ型トランジスタ３１とインバ
ーター３３の保持回路によつて出力２５は＋Ｖに
固定されるのは前述の通りである。t2の期間にＮ
型トランジスタ２９がオンするとき、＋Ｖレベル
が入力されているＮ型トランジスタ２６もオン状
態であり、この時インバーター３３の入力すなわ
ち出力２５の電位はＰ型トランジスタ３１とＮ型
トランジスタ２６及び２９の抵抗比で決定される
分割レベルが印加される。この様な電圧印加状態
での各トランジスタ３１，２６，２９の抵抗値を
各々R31，R26，R29と表わすと、出力２５の電位
は＋Ｖ・（R26＋R29）／（R31＋R26＋R29）で決
まる分割レベルになる。インバーター３３の反転
レベルをVINとすると前記トランジスタ３１，２
６，２９の分割レベルがVIN以下つまりVIN＞＋
Ｖ（R26＋R29）／（R31＋R26＋R29）の条件に設
定すれば、t2期間でインバーター３３は反転し、
その結果Ｐ型トランジスタ３１には＋Ｖレベルが
印加されてオフすることになる。この為出力２５
はＮ型トランジスタ２６及び２９によつてGND
レベルに完全に固定され、もはやＰ型トランジス
タ３１との電圧分割は生じない。この時の出力端
子２５の波形は第４図のｅで示されている結局こ
のようにしてNOR論理が実行されたことになる。
第３図の実施例で３６および３７で表わされるリ
ーク電流の成分が各々R36，R37の抵抗値を有す
るものとする。t2期間に出力２５がGNDレベル
になる状態つまり入力２１，２２，２３の少なく
とも１つが＋Ｖレベルの場合にはリーク抵抗
R36，R37が小さくても本来問題は生じない。し
かしながら出力２５が＋Ｖレベルに保たれている
場合にはＰ型トランジスタ３１とリーク抵抗成分
の抵抗分割でレベルが決定される。この時のリー
ク抵抗の総合値をRl，Ｐ型トランジスタ３１の抵
抗をR31，インバーター３３の反転レベルをVIN
とするとVIN＜＋Ｖ・Rl／（R31＋Rl）であれば
インバーター３３には高電位レベルとして端子２
５の信号が入力される為Ｐ型トランジスタ３１と
インバーター３３は安定なレベルで保持されてい
る。CMOSインバーター３３のVINは約＋Ｖ／２
とするとRl＞R31＞R29＋R26に設定すれば論理動
作が確保できることになる。また、Ｐ型トランジ
スタ３０がオンしている時Ｎ型トランジスタ２９
はオフ論理部分のＮ型トランジスタ２６，２７，
２８のいずれかがオンしている場合にはＰ型トラ
ンジスタ３１はオフの為、＋Ｖ電源とGND間には
リーク成分以外には直流電流が流れない為非常に
電力消費の小さい論理構成が可能になる。このよ
うに本実施例によれば低消費電力でかつ単極性の
トランジスタのみの論理構成が可能であり、かつ
構成トランジスタのリーク成分にも影響されない
為、トランジスタのスレツシホルド電圧を小さく
する事が可能になり低電圧動作に大きな効力を発
揮する。
力される。第３図の構成において入力端子２１，
２２，２３に第４図のｂの信号波形が入力される
とする。第４図のt1期間にはセツト信号ａは
GNDレベルでありＰ型トランジスタ３０はオン、
Ｎ型トランジスタ２９はオフしている。この期間
に出力２５はＰ型トランジスタ３０によつて＋Ｖ
レベルに引かれＰ型トランジスタ３４とＮ型トラ
ンジスタ３５から成るインバーター３３に＋Ｖレ
ベルが入力されることになる。この結果インバー
ター３３の出力３２はGNDレベルになりそれに
接続されているＰ型トランジスタ３１はオンす
る。つまりＰ型トランジスタ３１とインバーター
３３のフイードバツクループによつて出力端子２
５は＋Ｖレベルの安定状態にセツトされる。出力
端子２５の出力波形はｄで示されている。次にt2
期間でセツト信号が＋ＶレベルになるとＰ型トラ
ンジスタ３０がオフ、Ｎ型トランジスタ２９がオ
ンする。この時論理用トランジスタ２６，２７，
２８にはGNDレベルが入力されておりオフして
いる。この状態では論理用トランジスタ２６，２
７，２８を通じては電流が流れない為出力２５は
Ｐ型トランジスタ３１によつて＋Ｖレベルに固定
されている。次に入力端子２１，２２，２３の少
なくとも１入力が第４図のｃで示される如くt2期
間に＋Ｖレベルであり、対応するＮ型トランジス
タがオンする場合を説明する。今入力２１にｃの
波形、入力２２と２３にｂの波形が入力されたと
する。t1期間にはＰ型トランジスタ３１とインバ
ーター３３の保持回路によつて出力２５は＋Ｖに
固定されるのは前述の通りである。t2の期間にＮ
型トランジスタ２９がオンするとき、＋Ｖレベル
が入力されているＮ型トランジスタ２６もオン状
態であり、この時インバーター３３の入力すなわ
ち出力２５の電位はＰ型トランジスタ３１とＮ型
トランジスタ２６及び２９の抵抗比で決定される
分割レベルが印加される。この様な電圧印加状態
での各トランジスタ３１，２６，２９の抵抗値を
各々R31，R26，R29と表わすと、出力２５の電位
は＋Ｖ・（R26＋R29）／（R31＋R26＋R29）で決
まる分割レベルになる。インバーター３３の反転
レベルをVINとすると前記トランジスタ３１，２
６，２９の分割レベルがVIN以下つまりVIN＞＋
Ｖ（R26＋R29）／（R31＋R26＋R29）の条件に設
定すれば、t2期間でインバーター３３は反転し、
その結果Ｐ型トランジスタ３１には＋Ｖレベルが
印加されてオフすることになる。この為出力２５
はＮ型トランジスタ２６及び２９によつてGND
レベルに完全に固定され、もはやＰ型トランジス
タ３１との電圧分割は生じない。この時の出力端
子２５の波形は第４図のｅで示されている結局こ
のようにしてNOR論理が実行されたことになる。
第３図の実施例で３６および３７で表わされるリ
ーク電流の成分が各々R36，R37の抵抗値を有す
るものとする。t2期間に出力２５がGNDレベル
になる状態つまり入力２１，２２，２３の少なく
とも１つが＋Ｖレベルの場合にはリーク抵抗
R36，R37が小さくても本来問題は生じない。し
かしながら出力２５が＋Ｖレベルに保たれている
場合にはＰ型トランジスタ３１とリーク抵抗成分
の抵抗分割でレベルが決定される。この時のリー
ク抵抗の総合値をRl，Ｐ型トランジスタ３１の抵
抗をR31，インバーター３３の反転レベルをVIN
とするとVIN＜＋Ｖ・Rl／（R31＋Rl）であれば
インバーター３３には高電位レベルとして端子２
５の信号が入力される為Ｐ型トランジスタ３１と
インバーター３３は安定なレベルで保持されてい
る。CMOSインバーター３３のVINは約＋Ｖ／２
とするとRl＞R31＞R29＋R26に設定すれば論理動
作が確保できることになる。また、Ｐ型トランジ
スタ３０がオンしている時Ｎ型トランジスタ２９
はオフ論理部分のＮ型トランジスタ２６，２７，
２８のいずれかがオンしている場合にはＰ型トラ
ンジスタ３１はオフの為、＋Ｖ電源とGND間には
リーク成分以外には直流電流が流れない為非常に
電力消費の小さい論理構成が可能になる。このよ
うに本実施例によれば低消費電力でかつ単極性の
トランジスタのみの論理構成が可能であり、かつ
構成トランジスタのリーク成分にも影響されない
為、トランジスタのスレツシホルド電圧を小さく
する事が可能になり低電圧動作に大きな効力を発
揮する。
第１図は従来のクロツクドライブ論理回路を示
す図、第２図は第１図の各部の波形を示す図、第
３図は本発明の一実施例を示す図、第４図は第３
図の実施例の各部の波形を示す図である。 ２１，２２，２３……論理入力、２４……セツ
ト信号入力、２５……出力端子、２６，２７，２
８……Ｎ型トランジスタセツト信号、ｅ……出力
端子の波形である。
す図、第２図は第１図の各部の波形を示す図、第
３図は本発明の一実施例を示す図、第４図は第３
図の実施例の各部の波形を示す図である。 ２１，２２，２３……論理入力、２４……セツ
ト信号入力、２５……出力端子、２６，２７，２
８……Ｎ型トランジスタセツト信号、ｅ……出力
端子の波形である。
Claims (1)
- １ 制御端子に入力される制御信号によりオン、
オフされる負荷手段と、該負荷手段に直列に接続
された論理部と、前記負荷手段と論理部との直列
接続回路の両端に固定電位を与える電源手段と、
前記負荷手段に並列に接続されオン、オフ動作す
る負荷素子と、前記負荷手段と前記論理部との接
続点と前記負荷素子の制御端子との間に接続され
たインバータ手段とを備え、前記接続点における
出力レベルを前記インバータ手段を介して反転し
たレベルで前記負荷素子のオン、オフ状態を制御
し、前記接続点より論理出力を得ることを特徴と
する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1874980A JPS56115038A (en) | 1980-02-18 | 1980-02-18 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1874980A JPS56115038A (en) | 1980-02-18 | 1980-02-18 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56115038A JPS56115038A (en) | 1981-09-10 |
| JPH0116058B2 true JPH0116058B2 (ja) | 1989-03-22 |
Family
ID=11980291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1874980A Granted JPS56115038A (en) | 1980-02-18 | 1980-02-18 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56115038A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974733A (ja) * | 1982-10-21 | 1984-04-27 | Toshiba Corp | デコ−ダ・エンコ−ダ回路 |
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| JPS60180330A (ja) * | 1984-02-28 | 1985-09-14 | Nec Corp | Ｃｍｏｓレシオ回路 |
| US4613772A (en) * | 1984-04-11 | 1986-09-23 | Harris Corporation | Current compensation for logic gates |
| JP2544343B2 (ja) * | 1985-02-07 | 1996-10-16 | 株式会社日立製作所 | 半導体集積回路装置 |
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-
1980
- 1980-02-18 JP JP1874980A patent/JPS56115038A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56115038A (en) | 1981-09-10 |
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