JPH052893A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPH052893A JPH052893A JP3151912A JP15191291A JPH052893A JP H052893 A JPH052893 A JP H052893A JP 3151912 A JP3151912 A JP 3151912A JP 15191291 A JP15191291 A JP 15191291A JP H052893 A JPH052893 A JP H052893A
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- power supply
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Abstract
(57)【要約】
【目的】 デジタル信号の出力バッファ回路に関し、駆
動能力を低下させずに、かつ電源や温度の変動および製
造プロセスのばらつきに影響されずに、電源ノイズを低
減させることを目的とし、 【構成】 高圧側電源（ＶDD）と低圧側電源（ＶEE）と
の間に接続させて、入力信号の立上りおよび立下りに対
応して互いに相補的にオン・オフ動作する一対の出力ト
ランジスタ（Ｔ1 、Ｔ2 ）を有する出力バッファ回路に
おいて、前記出力トランジスタの各制御電極のそれぞれ
に、プルアップトランジスタ（Ｔ3 、Ｔ5 ）およびプル
ダウントランジスタ（Ｔ4 、Ｔ6 ）からなるＣＭＯＳイ
ンバータの出力端子が接続され、前記プルアップトラン
ジスタと前記高圧側電源との間に、前記プルアップトラ
ンジスタの立上り速度の勾配を、前記低圧側電源電圧か
ら所定電圧までの区間において大きくし、かつ、前記所
定電圧から高圧側電源電圧までの区間において小さくす
る電流制御手段（Ａ、Ｂ）をそれぞれ介在させたことを
特徴とする出力バッファ回路。
動能力を低下させずに、かつ電源や温度の変動および製
造プロセスのばらつきに影響されずに、電源ノイズを低
減させることを目的とし、 【構成】 高圧側電源（ＶDD）と低圧側電源（ＶEE）と
の間に接続させて、入力信号の立上りおよび立下りに対
応して互いに相補的にオン・オフ動作する一対の出力ト
ランジスタ（Ｔ1 、Ｔ2 ）を有する出力バッファ回路に
おいて、前記出力トランジスタの各制御電極のそれぞれ
に、プルアップトランジスタ（Ｔ3 、Ｔ5 ）およびプル
ダウントランジスタ（Ｔ4 、Ｔ6 ）からなるＣＭＯＳイ
ンバータの出力端子が接続され、前記プルアップトラン
ジスタと前記高圧側電源との間に、前記プルアップトラ
ンジスタの立上り速度の勾配を、前記低圧側電源電圧か
ら所定電圧までの区間において大きくし、かつ、前記所
定電圧から高圧側電源電圧までの区間において小さくす
る電流制御手段（Ａ、Ｂ）をそれぞれ介在させたことを
特徴とする出力バッファ回路。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号の出力バ
ッファ回路に関する。近年、半導体メモリでは、複数の
データを同時出力する多ビット構成品が要求されてきて
いる。そして、そのような多ビット出力構成とした場合
には、データ出力時における出力バッファ動作による電
源ノイズの低減が重要となっている。
ッファ回路に関する。近年、半導体メモリでは、複数の
データを同時出力する多ビット構成品が要求されてきて
いる。そして、そのような多ビット出力構成とした場合
には、データ出力時における出力バッファ動作による電
源ノイズの低減が重要となっている。
【０００２】
【従来の技術】図８に半導体メモリに構成される従来の
出力バッファ回路を示す。同図（ａ）に示すように出力
バッファ回路は、電源電圧ＶDDとアースとの間に、入力
信号の立上りおよび立下りに対応して互いに相補的にオ
ン・オフ動作をする一対の出力トランジスタＴ81、Ｔ82
を構成し、その出力トランジスタＴ81、Ｔ82の各制御電
極のそれぞれにインバータＩ81、Ｉ82の出力端子が接続
されて構成され、インバータＩ81、Ｉ82は、図８（ｂ）
に示すように、プルアップトランジスタＴ83およびプル
ダウントランジスタＴ84からなるＣＭＯＳ形インバータ
が構成されていた。半導体メモリにおいて出力を多ビッ
トに構成する場合には、この出力バッファ回路を出力ビ
ット数に対応して構成するようになされていた。
出力バッファ回路を示す。同図（ａ）に示すように出力
バッファ回路は、電源電圧ＶDDとアースとの間に、入力
信号の立上りおよび立下りに対応して互いに相補的にオ
ン・オフ動作をする一対の出力トランジスタＴ81、Ｔ82
を構成し、その出力トランジスタＴ81、Ｔ82の各制御電
極のそれぞれにインバータＩ81、Ｉ82の出力端子が接続
されて構成され、インバータＩ81、Ｉ82は、図８（ｂ）
に示すように、プルアップトランジスタＴ83およびプル
ダウントランジスタＴ84からなるＣＭＯＳ形インバータ
が構成されていた。半導体メモリにおいて出力を多ビッ
トに構成する場合には、この出力バッファ回路を出力ビ
ット数に対応して構成するようになされていた。
【０００３】ところが、複数の出力バッファ回路を構成
すると、数ナノ秒の間に全ての回路の出力信号が“Ｈ”
から“Ｌ”またはその逆に変化することにより、瞬間的
にチップ内部への大電流の流れ込みが起こり、それによ
り配線の抵抗やインダクタンスによって電源ノイズが発
生するに至り、そして、その電源ノイズにより信号の基
準電圧レベルが変化してしまうため、誤動作の原因とな
っていた。
すると、数ナノ秒の間に全ての回路の出力信号が“Ｈ”
から“Ｌ”またはその逆に変化することにより、瞬間的
にチップ内部への大電流の流れ込みが起こり、それによ
り配線の抵抗やインダクタンスによって電源ノイズが発
生するに至り、そして、その電源ノイズにより信号の基
準電圧レベルが変化してしまうため、誤動作の原因とな
っていた。
【０００４】そこでその対策として従来では、図８
（ａ）に示した出力バッファ回路の出力トランジスタＴ
81、Ｔ82のそれぞれのチャネル幅を小さくしたり、前段
のインバータＩ81、Ｉ82に構成されるＰＭＯＳトランジ
スタＴ83のチャネル幅を調整して、出力トランジスタＴ
81、Ｔ82のゲートに入力する信号の立上り時間を長くす
るようにして、出力バッファの動作時の電源ノイズの発
生を押さえるように調整を行っていた。
（ａ）に示した出力バッファ回路の出力トランジスタＴ
81、Ｔ82のそれぞれのチャネル幅を小さくしたり、前段
のインバータＩ81、Ｉ82に構成されるＰＭＯＳトランジ
スタＴ83のチャネル幅を調整して、出力トランジスタＴ
81、Ｔ82のゲートに入力する信号の立上り時間を長くす
るようにして、出力バッファの動作時の電源ノイズの発
生を押さえるように調整を行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、出力ト
ランジスタのチャネル幅を小さくすると、出力駆動電流
が小さくなり出力バッファの能力が低下するという課題
があり、また、出力トランジスタのゲート信号の立上り
時間を長くする方法は、その信号の立上り時間がＰＭＯ
Ｓトランジスタの能力に依存することになり、電源や温
度の変動、製造プロセスによる特性のばらつきにより、
電源ノイズの発生を安定的に押さえることが困難になっ
ていた。
ランジスタのチャネル幅を小さくすると、出力駆動電流
が小さくなり出力バッファの能力が低下するという課題
があり、また、出力トランジスタのゲート信号の立上り
時間を長くする方法は、その信号の立上り時間がＰＭＯ
Ｓトランジスタの能力に依存することになり、電源や温
度の変動、製造プロセスによる特性のばらつきにより、
電源ノイズの発生を安定的に押さえることが困難になっ
ていた。
【０００６】本発明は、以上の点を鑑み、駆動能力を低
下させずに、かつ電源や温度の変動および製造プロセス
のばらつきに影響されずに、電源ノイズを低減させるこ
とができる出力バッファ回路を提供することを目的とす
る。
下させずに、かつ電源や温度の変動および製造プロセス
のばらつきに影響されずに、電源ノイズを低減させるこ
とができる出力バッファ回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】図１は、請求項１の本発
明の原理構成図である。同図に示すように請求項１の本
発明は、高圧側電源ＶDDと低圧側電源ＶEEとの間に接続
させて、入力信号の立上りおよび立下りに対応して互い
に相補的にオン・オフ動作する一対の出力トランジスタ
Ｔ1 、Ｔ2 を有する出力バッファ回路において、前記出
力トランジスタＴ1 、Ｔ2 の各制御電極のそれぞれに、
プルアップトランジスタＴ3 、Ｔ5 およびプルダウント
ランジスタＴ4 、Ｔ6 からなるＣＭＯＳインバータの出
力端子が接続され、前記プルアップトランジスタＴ3 、
Ｔ5 と前記高圧側電源ＶDDとの間に、前記プルアップト
ランジスタＴ3 、Ｔ5 の立上り速度の勾配を、前記低圧
側電源電圧ＶEEから所定電圧までの区間において大きく
し、かつ、前記所定電圧から高圧側電源電圧ＶDDまでの
区間において小さくする電流制御手段Ａ、Ｂをそれぞれ
介在させて構成された出力バッファ回路である。
明の原理構成図である。同図に示すように請求項１の本
発明は、高圧側電源ＶDDと低圧側電源ＶEEとの間に接続
させて、入力信号の立上りおよび立下りに対応して互い
に相補的にオン・オフ動作する一対の出力トランジスタ
Ｔ1 、Ｔ2 を有する出力バッファ回路において、前記出
力トランジスタＴ1 、Ｔ2 の各制御電極のそれぞれに、
プルアップトランジスタＴ3 、Ｔ5 およびプルダウント
ランジスタＴ4 、Ｔ6 からなるＣＭＯＳインバータの出
力端子が接続され、前記プルアップトランジスタＴ3 、
Ｔ5 と前記高圧側電源ＶDDとの間に、前記プルアップト
ランジスタＴ3 、Ｔ5 の立上り速度の勾配を、前記低圧
側電源電圧ＶEEから所定電圧までの区間において大きく
し、かつ、前記所定電圧から高圧側電源電圧ＶDDまでの
区間において小さくする電流制御手段Ａ、Ｂをそれぞれ
介在させて構成された出力バッファ回路である。
【０００８】請求項２の本発明の出力バッファ回路は、
前記請求項１の発明において、前記電流制御手段Ａ、Ｂ
が、チャネル幅を大きくしたＮＭＯＳトランジスタとチ
ャネル幅を小さくしたＰＭＯＳトランジスタを並列に接
続して構成されたものである。
前記請求項１の発明において、前記電流制御手段Ａ、Ｂ
が、チャネル幅を大きくしたＮＭＯＳトランジスタとチ
ャネル幅を小さくしたＰＭＯＳトランジスタを並列に接
続して構成されたものである。
【０００９】図５は、請求項３の本発明の原理構成図で
ある。同図に示すように請求項３の本発明は、高圧側電
源ＶDDと低圧側電源ＶEEとの間に接続させて、入力信号
の立上りおよび立下りに対応して互いに相補的にオン・
オフ動作する一対の出力トランジスタＴ11、Ｔ12を有す
る出力バッファ回路において、前記出力トランジスタＴ
11、Ｔ12の各制御電極のそれぞれに、プルアップトラン
ジスタＴ13、Ｔ15およびプルダウントランジスタＴ14、
Ｔ16からなるＣＭＯＳインバータの出力端子が接続さ
れ、前記プルアップトランジスタＴ13、Ｔ15と前記高圧
側電源ＶDDとの間に、前記プルアップトランジスタ
Ｔ13、Ｔ15の立上り速度の勾配を、所定値以下に制限す
る電流制限手段Ｃ、Ｄをそれぞれ介在させて構成された
出力バッファ回路である。
ある。同図に示すように請求項３の本発明は、高圧側電
源ＶDDと低圧側電源ＶEEとの間に接続させて、入力信号
の立上りおよび立下りに対応して互いに相補的にオン・
オフ動作する一対の出力トランジスタＴ11、Ｔ12を有す
る出力バッファ回路において、前記出力トランジスタＴ
11、Ｔ12の各制御電極のそれぞれに、プルアップトラン
ジスタＴ13、Ｔ15およびプルダウントランジスタＴ14、
Ｔ16からなるＣＭＯＳインバータの出力端子が接続さ
れ、前記プルアップトランジスタＴ13、Ｔ15と前記高圧
側電源ＶDDとの間に、前記プルアップトランジスタ
Ｔ13、Ｔ15の立上り速度の勾配を、所定値以下に制限す
る電流制限手段Ｃ、Ｄをそれぞれ介在させて構成された
出力バッファ回路である。
【００１０】請求項４の本発明は、前記請求項３の発明
において、前記電流制限手段Ｃ、Ｄが、カレントミラー
回路である出力バッファ回路である。
において、前記電流制限手段Ｃ、Ｄが、カレントミラー
回路である出力バッファ回路である。
【００１１】
【作用】請求項１の本発明では、ＣＭＯＳインバータへ
の入力電圧が高圧側から低圧側に立ち下がる時に、プル
アップトランジスタＴ3 、Ｔ5 の働きによりＣＭＯＳイ
ンバータの出力電圧は立ち上がるが、このとき、電流制
御手段Ａ、ＢによりプルアップトランジスタＴ3 、Ｔ5
の立上り速度が制御される。すなわち、その立上り速度
の勾配が所定電圧まで大きく、その所定電圧から高圧側
電源電圧ＶDDまでは小さくされる。出力トランジスタＴ
1 、Ｔ2 は、そのＣＭＯＳインバータの出力電圧により
制御される。
の入力電圧が高圧側から低圧側に立ち下がる時に、プル
アップトランジスタＴ3 、Ｔ5 の働きによりＣＭＯＳイ
ンバータの出力電圧は立ち上がるが、このとき、電流制
御手段Ａ、ＢによりプルアップトランジスタＴ3 、Ｔ5
の立上り速度が制御される。すなわち、その立上り速度
の勾配が所定電圧まで大きく、その所定電圧から高圧側
電源電圧ＶDDまでは小さくされる。出力トランジスタＴ
1 、Ｔ2 は、そのＣＭＯＳインバータの出力電圧により
制御される。
【００１２】請求項３の本発明では、ＣＭＯＳインバー
タの出力電圧の立上り速度は、電流制限手段Ｃ、Ｄによ
り制限される。すなわち、入力電圧の立下り速度に比し
てゆるやかな勾配で一定に保つように出力電圧の立上り
速度が制限される。出力トランジスタＴ1 、Ｔ2 は、そ
のＣＭＯＳインバータの出力電圧により制御される。
タの出力電圧の立上り速度は、電流制限手段Ｃ、Ｄによ
り制限される。すなわち、入力電圧の立下り速度に比し
てゆるやかな勾配で一定に保つように出力電圧の立上り
速度が制限される。出力トランジスタＴ1 、Ｔ2 は、そ
のＣＭＯＳインバータの出力電圧により制御される。
【００１３】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図２に請求項１の発明に係る実施例を、
図６に請求項３の発明に係る実施例を示す。両図に示す
実施例の出力バッファ回路は、半導体メモリに構成され
るもので、高圧側電源ＶDDと低圧側であるアースとの間
に一対のＮＭＯＳトランジスタＴ21、Ｔ22を、入力信号
の立上りおよび立下りに対応して互いに相補的にオン・
オフ動作をするように接続し、その接続点を出力端子Ｖ
out として出力トランジスタ（Ｔ21、Ｔ22）を構成し、
さらにその出力トランジスタＴ21、Ｔ22の各制御電極の
それぞれに、ＣＭＯＳインバータの出力端子が接続され
て構成されている。ＣＭＯＳインバータは、プルアップ
トランジスタとしてのＰＭＯＳトランジスタＴ23、Ｔ25
と、プルダウントランジスタとしてのＮＭＯＳトランジ
スタＴ24、Ｔ26を、高圧側電源ＶDDと低圧側であるアー
スとの間に相補的にオン・オフ動作をするように接続す
るとともに、それぞれのゲートを共通にして入力Ｖinと
し、ドレインを共通にして出力として構成されている。
細に説明する。図２に請求項１の発明に係る実施例を、
図６に請求項３の発明に係る実施例を示す。両図に示す
実施例の出力バッファ回路は、半導体メモリに構成され
るもので、高圧側電源ＶDDと低圧側であるアースとの間
に一対のＮＭＯＳトランジスタＴ21、Ｔ22を、入力信号
の立上りおよび立下りに対応して互いに相補的にオン・
オフ動作をするように接続し、その接続点を出力端子Ｖ
out として出力トランジスタ（Ｔ21、Ｔ22）を構成し、
さらにその出力トランジスタＴ21、Ｔ22の各制御電極の
それぞれに、ＣＭＯＳインバータの出力端子が接続され
て構成されている。ＣＭＯＳインバータは、プルアップ
トランジスタとしてのＰＭＯＳトランジスタＴ23、Ｔ25
と、プルダウントランジスタとしてのＮＭＯＳトランジ
スタＴ24、Ｔ26を、高圧側電源ＶDDと低圧側であるアー
スとの間に相補的にオン・オフ動作をするように接続す
るとともに、それぞれのゲートを共通にして入力Ｖinと
し、ドレインを共通にして出力として構成されている。
【００１４】請求項１の発明に係る実施例
まず、図２に示す請求項１の発明に係る実施例を説明す
る。同図に示す出力バッファ回路は、ＣＭＯＳインバー
タを構成するＰＭＯＳトランジスタＴ23、Ｔ25のソース
と高圧側電源ＶDD間に、チャネル幅が大きく形成された
ＮＭＯＳトランジスタＴ201 、Ｔ203 と、そのＮＭＯＳ
トランジスタＴ201 、Ｔ203 よりもチャネル幅が小さく
形成されているＰＭＯＳトランジスタＴ202 、Ｔ204 を
並列に接続するとともに、それぞれのトランジスタをオ
ン状態にして、電流制御手段Ｌ21、Ｌ22を構成したもの
である。ＮＭＯＳトランジスタＴ201 、Ｔ203 はゲート
にレファレンス電圧ＶRef を加えてオン状態にし、ＰＭ
ＯＳトランジスタＴ202 、Ｔ204 はゲートをアースに接
続することによりオン状態にしている。
る。同図に示す出力バッファ回路は、ＣＭＯＳインバー
タを構成するＰＭＯＳトランジスタＴ23、Ｔ25のソース
と高圧側電源ＶDD間に、チャネル幅が大きく形成された
ＮＭＯＳトランジスタＴ201 、Ｔ203 と、そのＮＭＯＳ
トランジスタＴ201 、Ｔ203 よりもチャネル幅が小さく
形成されているＰＭＯＳトランジスタＴ202 、Ｔ204 を
並列に接続するとともに、それぞれのトランジスタをオ
ン状態にして、電流制御手段Ｌ21、Ｌ22を構成したもの
である。ＮＭＯＳトランジスタＴ201 、Ｔ203 はゲート
にレファレンス電圧ＶRef を加えてオン状態にし、ＰＭ
ＯＳトランジスタＴ202 、Ｔ204 はゲートをアースに接
続することによりオン状態にしている。
【００１５】図３は、上記構成におけるＣＭＯＳインバ
ータの入力ノードＮ１と、出力トランジスタＴ21のゲー
ト電極のノードＮ２における電圧の波形図である。同図
において、一点鎖線は高圧側の電源電圧ＶDDのレベルを
示し、点線の電圧レベルＭｖは、電流制御手段Ｌ21、Ｌ
22を構成するＮＭＯＳトランジスタＴ201 、Ｔ203 のゲ
ート電圧ＶRef からそのＮＭＯＳトランジスタＴ201 、
Ｔ203 のしきい値電圧Ｖthを引いた電圧値（ＶRef −Ｖ
th）のレベルを示す。同図に示すように、上記構成にお
ける動作は、ＣＭＯＳインバータへ入力される信号が、
論理“Ｈ”の電圧（高圧側電源電圧）から“Ｌ”の電圧
（アース）に変化するとき、出力トランジスタＴ21のゲ
ート電圧は、ＶRef −Ｖthの電圧レベルまでＮＭＯＳト
ランジスタＴ201 のチャネル幅により決まる立上り時間
（ｔ1 ）で立ち上がり、それ以降はＰＭＯＳトランジス
タＴ202 のみにより、そのチャネル幅により決まる立上
り時間（ｔ2 ）で、高圧側電源電圧ＶDDの電圧レベルま
で引き上げられる。このとき、ＰＭＯＳトランジスタＴ
202 はチャネル幅を小さくして電流量を絞り込んである
ために、出力トランジスタＴ21のゲートの電圧変化の勾
配はゆるやかになる。
ータの入力ノードＮ１と、出力トランジスタＴ21のゲー
ト電極のノードＮ２における電圧の波形図である。同図
において、一点鎖線は高圧側の電源電圧ＶDDのレベルを
示し、点線の電圧レベルＭｖは、電流制御手段Ｌ21、Ｌ
22を構成するＮＭＯＳトランジスタＴ201 、Ｔ203 のゲ
ート電圧ＶRef からそのＮＭＯＳトランジスタＴ201 、
Ｔ203 のしきい値電圧Ｖthを引いた電圧値（ＶRef −Ｖ
th）のレベルを示す。同図に示すように、上記構成にお
ける動作は、ＣＭＯＳインバータへ入力される信号が、
論理“Ｈ”の電圧（高圧側電源電圧）から“Ｌ”の電圧
（アース）に変化するとき、出力トランジスタＴ21のゲ
ート電圧は、ＶRef −Ｖthの電圧レベルまでＮＭＯＳト
ランジスタＴ201 のチャネル幅により決まる立上り時間
（ｔ1 ）で立ち上がり、それ以降はＰＭＯＳトランジス
タＴ202 のみにより、そのチャネル幅により決まる立上
り時間（ｔ2 ）で、高圧側電源電圧ＶDDの電圧レベルま
で引き上げられる。このとき、ＰＭＯＳトランジスタＴ
202 はチャネル幅を小さくして電流量を絞り込んである
ために、出力トランジスタＴ21のゲートの電圧変化の勾
配はゆるやかになる。
【００１６】したがって、信号の切り換わりのときの出
力トランジスタＴ21、Ｔ22に流れる電流の変化はゆるや
かなものとなり、複数の出力バッファ回路を構成して多
ビット出力としたときの大電流の急激な変化が緩和され
るため、配線上のインダクタンスによる電源ノイズが低
減される。特に電源電圧の高い時に電源ノイズの低減の
効果が高くなる。
力トランジスタＴ21、Ｔ22に流れる電流の変化はゆるや
かなものとなり、複数の出力バッファ回路を構成して多
ビット出力としたときの大電流の急激な変化が緩和され
るため、配線上のインダクタンスによる電源ノイズが低
減される。特に電源電圧の高い時に電源ノイズの低減の
効果が高くなる。
【００１７】なお、レファレンス電圧ＶRef は高圧側電
源電圧ＶDDとしてもよいが、電源の変動によりゲート電
圧が変動することになるため、電源に影響されない定電
圧が好ましく、本実施例では図４（ａ）に示す定電圧発
生回路によりレファレンス電圧ＶRef を作成している。
レファレンス電圧ＶRef の電位は図中４３に示す回路の
多段につながれたダイオード接続のＭＯＳトランジスタ
４３ａのスレッショルド電圧×その段数により決められ
ている。そして、ＶRef −ＶSS間にＭＯＳ容量のつなが
りが形成されてレファレンス電圧ＶRef を安定化させて
いる。図中４１および４２に示す回路は、レファレンス
電圧ＶRef のリーク電流分の電荷を補うために構成した
ものである。図中４１に示すダイオード接続したＭＯＳ
トランジスタの多段接続回路は、キャパシタ４２ｂのゲ
ート電位をレファレンス電圧ＶRe f の電位より低いレベ
ルにプリチャージする働きをする。これは、キャパシタ
４２ｂのゲート電位がレファレンス電圧ＶRef の電位よ
り高くなると、ＭＯＳトランジスタ４２ａがオンになり
レファレンス電圧ＶRef が上がるため、それを阻止する
ためである。
源電圧ＶDDとしてもよいが、電源の変動によりゲート電
圧が変動することになるため、電源に影響されない定電
圧が好ましく、本実施例では図４（ａ）に示す定電圧発
生回路によりレファレンス電圧ＶRef を作成している。
レファレンス電圧ＶRef の電位は図中４３に示す回路の
多段につながれたダイオード接続のＭＯＳトランジスタ
４３ａのスレッショルド電圧×その段数により決められ
ている。そして、ＶRef −ＶSS間にＭＯＳ容量のつなが
りが形成されてレファレンス電圧ＶRef を安定化させて
いる。図中４１および４２に示す回路は、レファレンス
電圧ＶRef のリーク電流分の電荷を補うために構成した
ものである。図中４１に示すダイオード接続したＭＯＳ
トランジスタの多段接続回路は、キャパシタ４２ｂのゲ
ート電位をレファレンス電圧ＶRe f の電位より低いレベ
ルにプリチャージする働きをする。これは、キャパシタ
４２ｂのゲート電位がレファレンス電圧ＶRef の電位よ
り高くなると、ＭＯＳトランジスタ４２ａがオンになり
レファレンス電圧ＶRef が上がるため、それを阻止する
ためである。
【００１８】図４（ｂ）は、定電圧発生回路の出力特性
を示すものである。同図に示すように、本実施例のレフ
ァレンス電圧ＶRef は、電源電圧ＶDDが一定以上である
ときは常に４．５ＶにＮＭＯＳトランジスタのしきい値
電圧Ｖthをプラスした電圧に保たれるようにされてい
る。
を示すものである。同図に示すように、本実施例のレフ
ァレンス電圧ＶRef は、電源電圧ＶDDが一定以上である
ときは常に４．５ＶにＮＭＯＳトランジスタのしきい値
電圧Ｖthをプラスした電圧に保たれるようにされてい
る。
【００１９】請求項３の発明に係る実施例
次に、図６に示す請求項３の発明に係る実施例を説明す
る。同図に示す出力バッファ回路は、ＣＭＯＳインバー
タを構成するＰＭＯＳトランジスタＴ23、Ｔ25のソース
と高圧側電源ＶDDとの間に、ＰＭＯＳトランジスタＴ
601 、Ｔ602 と抵抗Ｒ１、ＰＭＯＳトランジスタ
Ｔ603 、Ｔ604 と抵抗Ｒ２よりなるカレントミラー回路
を構成して、電流制限手段Ｌ61、Ｌ62としたものであ
る。すなわち、ＣＭＯＳインバータを構成するＰＭＯＳ
トランジスタＴ23、Ｔ25のソースと高圧側電源ＶDDとの
間にＰＭＯＳトランジスタＴ601 、Ｔ603 を介設すると
ともに、高圧側電源ＶDDとアースの間にもう一方のＰＭ
ＯＳトランジスタＴ602 、Ｔ604 と抵抗Ｒ１、Ｒ２を直
列に接続して、それぞれＰＭＯＳトランジスタのゲート
どうしを接続し、さらにＰＭＯＳトランジスタＴ602 、
Ｔ604 のゲートとドレインをショートさせてカレントミ
ラー回路を構成したものである。ここに構成される抵抗
Ｒ１、Ｒ２は、製造プロセスのばらつきに影響されない
ように形成されたものである。
る。同図に示す出力バッファ回路は、ＣＭＯＳインバー
タを構成するＰＭＯＳトランジスタＴ23、Ｔ25のソース
と高圧側電源ＶDDとの間に、ＰＭＯＳトランジスタＴ
601 、Ｔ602 と抵抗Ｒ１、ＰＭＯＳトランジスタ
Ｔ603 、Ｔ604 と抵抗Ｒ２よりなるカレントミラー回路
を構成して、電流制限手段Ｌ61、Ｌ62としたものであ
る。すなわち、ＣＭＯＳインバータを構成するＰＭＯＳ
トランジスタＴ23、Ｔ25のソースと高圧側電源ＶDDとの
間にＰＭＯＳトランジスタＴ601 、Ｔ603 を介設すると
ともに、高圧側電源ＶDDとアースの間にもう一方のＰＭ
ＯＳトランジスタＴ602 、Ｔ604 と抵抗Ｒ１、Ｒ２を直
列に接続して、それぞれＰＭＯＳトランジスタのゲート
どうしを接続し、さらにＰＭＯＳトランジスタＴ602 、
Ｔ604 のゲートとドレインをショートさせてカレントミ
ラー回路を構成したものである。ここに構成される抵抗
Ｒ１、Ｒ２は、製造プロセスのばらつきに影響されない
ように形成されたものである。
【００２０】図７は、上記構成におけるＣＭＯＳインバ
ータの入力ノードＮ3 と、出力トランジスタＴ21のゲー
ト電極のノードＮ4 における電圧の波形図である。同図
に示すように、上記構成における動作は、カレントミラ
ー回路では抵抗Ｒ１、Ｒ２の値によりＰＭＯＳトランジ
スタＴ601 、Ｔ603 に流れる電流が決められるため、Ｃ
ＭＯＳインバータへ入力される信号が、論理“Ｈ”の電
圧（高圧側電源電圧）から“Ｌ”の電圧（アース）に変
化するとき、出力トランジスタＴ21のゲート電圧は、図
に示すように、入力の立下りの勾配よりもゆるやかな立
上りの勾配にされ、立上り時間は一定に保たれる。この
ゲート電圧の立上りの勾配は、カレントミラー回路の抵
抗Ｒ１、Ｒ２の値で調整することができる。
ータの入力ノードＮ3 と、出力トランジスタＴ21のゲー
ト電極のノードＮ4 における電圧の波形図である。同図
に示すように、上記構成における動作は、カレントミラ
ー回路では抵抗Ｒ１、Ｒ２の値によりＰＭＯＳトランジ
スタＴ601 、Ｔ603 に流れる電流が決められるため、Ｃ
ＭＯＳインバータへ入力される信号が、論理“Ｈ”の電
圧（高圧側電源電圧）から“Ｌ”の電圧（アース）に変
化するとき、出力トランジスタＴ21のゲート電圧は、図
に示すように、入力の立下りの勾配よりもゆるやかな立
上りの勾配にされ、立上り時間は一定に保たれる。この
ゲート電圧の立上りの勾配は、カレントミラー回路の抵
抗Ｒ１、Ｒ２の値で調整することができる。
【００２１】したがって、信号の切り換わりのときの出
力トランジスタＴ21、Ｔ22の電流変化はゆるやかなもの
となり、複数の出力バッファ回路を構成して多ビット出
力としたときの大電流の急激な変化が緩和されるため、
配線上のインダクタンスによる電源ノイズが低減され
る。そして、定電流回路であるカレントミラー回路によ
り出力トランジスタＴ21、Ｔ22のゲート電圧の立上り時
間が決まるため、その立上り時間が製造プロセスに依存
しないものとなり、電源ノイズを製造プロセスに影響さ
れないで低減させることができる。
力トランジスタＴ21、Ｔ22の電流変化はゆるやかなもの
となり、複数の出力バッファ回路を構成して多ビット出
力としたときの大電流の急激な変化が緩和されるため、
配線上のインダクタンスによる電源ノイズが低減され
る。そして、定電流回路であるカレントミラー回路によ
り出力トランジスタＴ21、Ｔ22のゲート電圧の立上り時
間が決まるため、その立上り時間が製造プロセスに依存
しないものとなり、電源ノイズを製造プロセスに影響さ
れないで低減させることができる。
【００２２】なお、以上の実施例では、半導体メモリに
構成される出力バッファ回路についてのものであるた
め、トランジスタとしてＮＭＯＳ、ＰＭＯＳのユニポー
ラトランジスタを用いた例について述べたが、論理素子
においてバイポーラトランジスタを用いた構成としても
同様の効果が得られる。この場合には、ＮＭＯＳトラン
ジスタをＰＮＰトランジスタに、ＰＭＯＳトランジスタ
をＮＰＮトランジスタに置き換えれば良い。
構成される出力バッファ回路についてのものであるた
め、トランジスタとしてＮＭＯＳ、ＰＭＯＳのユニポー
ラトランジスタを用いた例について述べたが、論理素子
においてバイポーラトランジスタを用いた構成としても
同様の効果が得られる。この場合には、ＮＭＯＳトラン
ジスタをＰＮＰトランジスタに、ＰＭＯＳトランジスタ
をＮＰＮトランジスタに置き換えれば良い。
【００２３】
【発明の効果】以上説明したように、請求項１の本発明
の出力バッファ回路では、出力トランジスタの制御電極
への入力電圧が、電流制御手段により所定の電圧までは
早くそれ以後は遅く立ち上がるように制御され、出力ト
ランジスタの電流の変化が緩和されるため、出力バッフ
ァ回路の動作時の電源ノイズは低減される。特に、所定
の電圧以上でゆるやかに立ち上がるため、電源電圧の変
動による電源ノイズの低減に大きな効果を発揮する。
の出力バッファ回路では、出力トランジスタの制御電極
への入力電圧が、電流制御手段により所定の電圧までは
早くそれ以後は遅く立ち上がるように制御され、出力ト
ランジスタの電流の変化が緩和されるため、出力バッフ
ァ回路の動作時の電源ノイズは低減される。特に、所定
の電圧以上でゆるやかに立ち上がるため、電源電圧の変
動による電源ノイズの低減に大きな効果を発揮する。
【００２４】請求項３の本発明の出力バッファ回路で
は、出力トランジスタの制御電極への入力電圧が、電流
制限手段によりゆるやかな勾配で一定に保たれて立ち上
がるように電流が制限され、出力トランジスタの電流変
化が緩和されるため、やはり出力バッファ回路の動作時
の電源ノイズは低減される。特に、電流制限手段をカレ
ントミラー回路のような定電流回路により構成すれば、
電源や温度の変動および製造プロセスのばらつきに影響
されないため、出力バッファ回路の動作時の電源ノイズ
の低減に大きな効果を発揮する。
は、出力トランジスタの制御電極への入力電圧が、電流
制限手段によりゆるやかな勾配で一定に保たれて立ち上
がるように電流が制限され、出力トランジスタの電流変
化が緩和されるため、やはり出力バッファ回路の動作時
の電源ノイズは低減される。特に、電流制限手段をカレ
ントミラー回路のような定電流回路により構成すれば、
電源や温度の変動および製造プロセスのばらつきに影響
されないため、出力バッファ回路の動作時の電源ノイズ
の低減に大きな効果を発揮する。
【図１】請求項１の本発明の原理構成図である。
【図２】請求項１の発明に係る実施例の出力バッファ回
路である。
路である。
【図３】図２に示す出力バッファ回路の電圧波形図であ
る。
る。
【図４】図２に示す出力バッファ回路のＶRef 発生回路
と出力特性図である。
と出力特性図である。
【図５】請求項３の本発明の原理構成図である。
【図６】請求項３の発明に係る実施例の出力バッファ回
路である。
路である。
【図７】図６に示す出力バッファ回路の電圧波形図であ
る。
る。
【図８】従来の出力バッファの回路図である。
Ｔ1 〜Ｔ6 、Ｔ11〜Ｔ16…トランジスタ
Ａ、Ｂ…電流制御手段
Ｃ、Ｄ…電流制限手段
Ｔ21、Ｔ22、Ｔ81、Ｔ82…出力トランジスタ（ＮＭＯＳ
トランジスタ） Ｔ24、Ｔ26、Ｔ201 、Ｔ203 、Ｔ84…ＮＭＯＳトランジ
スタ Ｔ23、Ｔ25、Ｔ202 、Ｔ204 、Ｔ601 、Ｔ602 、
Ｔ603 、Ｔ604、Ｔ83…ＰＭ ＯＳトランジスタ Ｌ61、Ｌ62…カレントミラー回路（電流制限手段） Ｒ１、Ｒ２…抵抗
トランジスタ） Ｔ24、Ｔ26、Ｔ201 、Ｔ203 、Ｔ84…ＮＭＯＳトランジ
スタ Ｔ23、Ｔ25、Ｔ202 、Ｔ204 、Ｔ601 、Ｔ602 、
Ｔ603 、Ｔ604、Ｔ83…ＰＭ ＯＳトランジスタ Ｌ61、Ｌ62…カレントミラー回路（電流制限手段） Ｒ１、Ｒ２…抵抗
Claims (4)
- 【請求項１】 高圧側電源（ＶDD）と低圧側電源
（ＶEE）との間に接続させて、入力信号の立上りおよび
立下りに対応して互いに相補的にオン・オフ動作をする
一対の出力トランジスタ（Ｔ1 、Ｔ2 ）を有する出力バ
ッファ回路において、前記出力トランジスタ（Ｔ1 、Ｔ
2 ）の各制御電極のそれぞれに、プルアップトランジス
タ（Ｔ3 、Ｔ5 ）およびプルダウントランジスタ
（Ｔ4 、Ｔ6 ）からなるＣＭＯＳインバータの出力端子
が接続され、前記プルアップトランジスタ（Ｔ3 、
Ｔ5 ）と前記高圧側電源（ＶDD）との間に、前記プルア
ップトランジスタ（Ｔ3 、Ｔ5 ）の立上り速度の勾配
を、前記低圧側電源電圧（ＶEE）から所定電圧（ＶM ）
までの区間（ｔ1 ）において大きくし、かつ、前記所定
電圧（ＶM ）から高圧側電源電圧（ＶDD）までの区間
（ｔ2 ）において小さくする電流制御手段（Ａ、Ｂ）を
それぞれ介在させたことを特徴とする出力バッファ回
路。 - 【請求項２】 前記電流制御手段（Ａ、Ｂ）は、チャネ
ル幅を大きくしたＮＭＯＳトランジスタとチャネル幅を
小さくしたＰＭＯＳトランジスタを並列に接続した回路
であることを特徴とする請求項１記載の出力バッファ回
路。 - 【請求項３】 高圧側電源（ＶDD）と低圧側電源
（ＶEE）との間に接続させて、入力信号の立上りおよび
立下りに対応して互いに相補的にオン・オフ動作をする
一対の出力トランジスタ（Ｔ11、Ｔ12）を有する出力バ
ッファ回路において、前記出力トランジスタ（Ｔ11、Ｔ
12）の各制御電極のそれぞれに、プルアップトランジス
タ（Ｔ13、Ｔ15）およびプルダウントランジスタ
（Ｔ14、Ｔ16）からなるＣＭＯＳインバータの出力端子
が接続され、前記プルアップトランジスタ（Ｔ13、
Ｔ15）と前記高圧側電源（ＶDD）との間に、前記プルア
ップトランジスタ（Ｔ13、Ｔ15）の立上り速度の勾配
を、所定値以下に制限する電流制限手段（Ｃ、Ｄ）をそ
れぞれ介在させたことを特徴とする出力バッファ回路。 - 【請求項４】 前記電流制限手段（Ｃ、Ｄ）は、カレン
トミラー回路であることを特徴とする請求項３記載の出
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151912A JPH052893A (ja) | 1991-06-24 | 1991-06-24 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151912A JPH052893A (ja) | 1991-06-24 | 1991-06-24 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052893A true JPH052893A (ja) | 1993-01-08 |
Family
ID=15528915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151912A Withdrawn JPH052893A (ja) | 1991-06-24 | 1991-06-24 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052893A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467902A (ja) * | 1990-07-06 | 1992-03-03 | Kagoshima Pref Gov | 長尺竹平板製造方法及び装置 |
| KR100390898B1 (ko) * | 1999-06-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| KR100406579B1 (ko) * | 2000-11-01 | 2003-11-21 | 주식회사 하이닉스반도체 | 램버스 디램의 출력 버퍼 회로 |
| US6654310B2 (en) | 2001-09-24 | 2003-11-25 | Hynix Semiconductor Inc. | Semiconductor memory device with an adaptive output driver |
| JP2004159329A (ja) * | 2002-11-04 | 2004-06-03 | Samsung Electronics Co Ltd | 出力データのスキューを減少させうる出力バッファ回路 |
| KR100487481B1 (ko) * | 1997-05-24 | 2005-07-29 | 삼성전자주식회사 | 데이터출력구동회로를갖는반도체메모리장치 |
| KR100550143B1 (ko) * | 2002-07-15 | 2006-02-08 | 가부시끼가이샤 르네사스 테크놀로지 | 시모스 드라이버회로를 구비한 반도체장치 |
| JP2012119941A (ja) * | 2010-12-01 | 2012-06-21 | Toyota Central R&D Labs Inc | 反転電圧出力回路 |
| JP2014183555A (ja) * | 2013-03-21 | 2014-09-29 | Rohm Co Ltd | 信号出力回路およびデータ処理回路 |
-
1991
- 1991-06-24 JP JP3151912A patent/JPH052893A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467902A (ja) * | 1990-07-06 | 1992-03-03 | Kagoshima Pref Gov | 長尺竹平板製造方法及び装置 |
| KR100487481B1 (ko) * | 1997-05-24 | 2005-07-29 | 삼성전자주식회사 | 데이터출력구동회로를갖는반도체메모리장치 |
| KR100390898B1 (ko) * | 1999-06-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| KR100406579B1 (ko) * | 2000-11-01 | 2003-11-21 | 주식회사 하이닉스반도체 | 램버스 디램의 출력 버퍼 회로 |
| US6654310B2 (en) | 2001-09-24 | 2003-11-25 | Hynix Semiconductor Inc. | Semiconductor memory device with an adaptive output driver |
| KR100550143B1 (ko) * | 2002-07-15 | 2006-02-08 | 가부시끼가이샤 르네사스 테크놀로지 | 시모스 드라이버회로를 구비한 반도체장치 |
| US7023247B2 (en) | 2002-07-15 | 2006-04-04 | Renesas Technology Corp. | Semiconductor device having CMOS driver circuit |
| JP2004159329A (ja) * | 2002-11-04 | 2004-06-03 | Samsung Electronics Co Ltd | 出力データのスキューを減少させうる出力バッファ回路 |
| JP2012119941A (ja) * | 2010-12-01 | 2012-06-21 | Toyota Central R&D Labs Inc | 反転電圧出力回路 |
| JP2014183555A (ja) * | 2013-03-21 | 2014-09-29 | Rohm Co Ltd | 信号出力回路およびデータ処理回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |