JPH01161432A - 並列データ処理装置 - Google Patents
並列データ処理装置Info
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- JPH01161432A JPH01161432A JP62318542A JP31854287A JPH01161432A JP H01161432 A JPH01161432 A JP H01161432A JP 62318542 A JP62318542 A JP 62318542A JP 31854287 A JP31854287 A JP 31854287A JP H01161432 A JPH01161432 A JP H01161432A
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- 238000004364 calculation method Methods 0.000 claims description 13
- 238000013500 data storage Methods 0.000 claims description 2
- 229920002873 Polyethylenimine Polymers 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 229920001601 polyetherimide Polymers 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、同一の基本演算要素（以下、ＰＥと略記す
る）を複数個相互に接続し、ごれらのＰＥを１つの制御
部からの同一の制御信号により同時に動作させる並列デ
ータ処理装置に係り、肴に当該装置におけるシフト動作
の尚速比に関するものである。
る）を複数個相互に接続し、ごれらのＰＥを１つの制御
部からの同一の制御信号により同時に動作させる並列デ
ータ処理装置に係り、肴に当該装置におけるシフト動作
の尚速比に関するものである。
Ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｃｉｅｔｙ
ｆｏｒ ＯｐｔｉｃａｌＥｎｇｉｎｅｅｒｉｎｇ 、
Ｖｏｌ、 ４３１ Ａｕｇｕｓｔ ２３−２５ 、１
９８３゜ＰＰ１６６−１７４に示された内容を基に従来
の並列データ処理装置をブロック図化したものである。
ｆｏｒ ＯｐｔｉｃａｌＥｎｇｉｎｅｅｒｉｎｇ 、
Ｖｏｌ、 ４３１ Ａｕｇｕｓｔ ２３−２５ 、１
９８３゜ＰＰ１６６−１７４に示された内容を基に従来
の並列データ処理装置をブロック図化したものである。
第３図は、従来の並列データ処理装置の全体構成を示し
ており、図において、１は基本演算要素であるＰＥ、２
は隣接するＩ） Ｅ間が接続されたγジ数個のＰＥＩか
ら成る演算部、３は演算部２の各ＰＥＩを各種クロック
等からなる同一の制御信号４で制御する制御部、５は演
算部２．制御部３に入出力する命令やデータを格納する
外部メモリである。
ており、図において、１は基本演算要素であるＰＥ、２
は隣接するＩ） Ｅ間が接続されたγジ数個のＰＥＩか
ら成る演算部、３は演算部２の各ＰＥＩを各種クロック
等からなる同一の制御信号４で制御する制御部、５は演
算部２．制御部３に入出力する命令やデータを格納する
外部メモリである。
第４図は、各ＰＥＩの内部構成図であり、図において、
６は演算手段を構成する演算器であり、その出力側は内
部データバスＢに接続されている。
６は演算手段を構成する演算器であり、その出力側は内
部データバスＢに接続されている。
７は隣接するＰＥからのデータを選択するセレクタ、８
は内部データバスＢに接続されデータ菩積手段を構成す
るローカルメモリ、９は各ＰＥ個々に実行の有無を指定
するためのマスクレジスタであり、内部データバスＢに
接続されて制御部３からの制御信号４の１つである書込
みクロックＷＣＬＫＩにより書込みが制御され、書込ま
れた内容（“０″又は“１”）がマスク信号ＭＡＳＫと
してＰＥ内の各部に出力される。１０は内部データバス
Ｂ及び演算器６に接続された所定ビット数のシフトレジ
スタであり、制御部３からの書込みクロックＷＣＬＫ２
とマスクレジスタ９からのマスク信号ＭＡＳＫとを入力
とする論理回路１１の出力により書込みが制御され、制
御部３からのシフトクロック５ＣＬＫとマスク信号ＭＡ
ＳＫとを入力とする論理回路１２の出力によりシフｌ−
動作が制御される。１３はセ°レクタ７と内部データバ
スＢ及び演算器６と隣接するＰＨに接続されたレジスタ
であり、制御部３からの書込みクロックＷ ＣＬ Ｋ
３とマスク信号Ｍ Ａ Ｓ Ｋとを入力とする論理回路
１４の出力により書込みが制御される。
は内部データバスＢに接続されデータ菩積手段を構成す
るローカルメモリ、９は各ＰＥ個々に実行の有無を指定
するためのマスクレジスタであり、内部データバスＢに
接続されて制御部３からの制御信号４の１つである書込
みクロックＷＣＬＫＩにより書込みが制御され、書込ま
れた内容（“０″又は“１”）がマスク信号ＭＡＳＫと
してＰＥ内の各部に出力される。１０は内部データバス
Ｂ及び演算器６に接続された所定ビット数のシフトレジ
スタであり、制御部３からの書込みクロックＷＣＬＫ２
とマスクレジスタ９からのマスク信号ＭＡＳＫとを入力
とする論理回路１１の出力により書込みが制御され、制
御部３からのシフトクロック５ＣＬＫとマスク信号ＭＡ
ＳＫとを入力とする論理回路１２の出力によりシフｌ−
動作が制御される。１３はセ°レクタ７と内部データバ
スＢ及び演算器６と隣接するＰＨに接続されたレジスタ
であり、制御部３からの書込みクロックＷ ＣＬ Ｋ
３とマスク信号Ｍ Ａ Ｓ Ｋとを入力とする論理回路
１４の出力により書込みが制御される。
次に動作について説明する。制御部３からの制御信号４
が各ＰＥＩに共通に、かつ同時に与えられると、実行の
有無を指定するマスクレジスタ９の内容が“０”のＰＥ
だけが制御信号４に従った動作を各ＰＥ並列同時に行う
。
が各ＰＥＩに共通に、かつ同時に与えられると、実行の
有無を指定するマスクレジスタ９の内容が“０”のＰＥ
だけが制御信号４に従った動作を各ＰＥ並列同時に行う
。
例えば、ローカルメモリ８から読出され、シフトレジス
タ１０に格納されたデータを全ＰＥ同じビット数だけシ
フトする場合には、シフトクロック５ＣＬＫを制御部３
から全ＰＥ共通にシフト数だけ与える。このとき、マス
クレジスタ９の内容が“１″のＰＥに関しては、シフト
動作は行われない。
タ１０に格納されたデータを全ＰＥ同じビット数だけシ
フトする場合には、シフトクロック５ＣＬＫを制御部３
から全ＰＥ共通にシフト数だけ与える。このとき、マス
クレジスタ９の内容が“１″のＰＥに関しては、シフト
動作は行われない。
一方、各ＰＥで異なるビット数のシフトを行いたい場合
には、まず、シフト数をローカルメモリ８からレジスタ
１３に格納し、演算器６によってレジスタ１３の内容を
１減する。それと同時に、シフトレジスタ１０の内容を
１ビツトシフトする。
には、まず、シフト数をローカルメモリ８からレジスタ
１３に格納し、演算器６によってレジスタ１３の内容を
１減する。それと同時に、シフトレジスタ１０の内容を
１ビツトシフトする。
前述したように、このときマスクレジスタ９の内容が“
ｌ”のＰＥにおいては、シフトは行われない。次に、演
算器６によって、レジスタ１３とゼロを比較し、その結
果をマスクレジスタ９に書込む。この操作により、レジ
スタ１３の内容がゼロのＰＥのマスクレジスタ９には“
１″が書込まれ、以後、そのＰＥのシフトレジスタ１０
はシフトされない。この様な操作をシフトレジスタ１０
のビット数分行うことにより、各ＰＥ毎に異なったシフ
ト数のシフト動作を行うことができる。
ｌ”のＰＥにおいては、シフトは行われない。次に、演
算器６によって、レジスタ１３とゼロを比較し、その結
果をマスクレジスタ９に書込む。この操作により、レジ
スタ１３の内容がゼロのＰＥのマスクレジスタ９には“
１″が書込まれ、以後、そのＰＥのシフトレジスタ１０
はシフトされない。この様な操作をシフトレジスタ１０
のビット数分行うことにより、各ＰＥ毎に異なったシフ
ト数のシフト動作を行うことができる。
従来の並列データ処理装置は以上のように構成されてい
るので、各ＰＥ内に格納されているデータを基に各ＰＥ
毎に異なるビット数のシフト動作を行う場合、全ＰＥに
おけるシフ！・数の中の最大値がＰＥ内のシフトレジス
タのビット数よりも小さい場合でも、シフトレジスタの
ビット数分だけシフトするためのクロックサイクルを必
要とし、シフトレジスタのビット数と金ＰＨにおけるシ
フト数の中の最大値との差だけむだが生じ、シフト動作
を高速に行うことができないという問題点があった。
るので、各ＰＥ内に格納されているデータを基に各ＰＥ
毎に異なるビット数のシフト動作を行う場合、全ＰＥに
おけるシフ！・数の中の最大値がＰＥ内のシフトレジス
タのビット数よりも小さい場合でも、シフトレジスタの
ビット数分だけシフトするためのクロックサイクルを必
要とし、シフトレジスタのビット数と金ＰＨにおけるシ
フト数の中の最大値との差だけむだが生じ、シフト動作
を高速に行うことができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、各ＰＥ内に格納されているデータを基に各７
’２：清算業≠毎に異なるビット数のシフト動作を行う
場合、全ＰＥにおけるシフトｑの最大値だけのクロック
サイクルで高速にシフト動作が行える並列データ処理装
置を得ることを目的とする。
たもので、各ＰＥ内に格納されているデータを基に各７
’２：清算業≠毎に異なるビット数のシフト動作を行う
場合、全ＰＥにおけるシフトｑの最大値だけのクロック
サイクルで高速にシフト動作が行える並列データ処理装
置を得ることを目的とする。
ｃ問題点を解決するための手段〕
この発明に係る並列データ処理装置は、演算部の各基本
演算要素（Ｐ Ｅ）に、シフトレジスタに格納するデー
タのシフト数が格納されシフト毎にディクリメントされ
るシフトカウンタと、このシフトカウンタの内容がゼロ
になったかどうかを検出するゼロ検出手段とを設けると
ともに、制御部に、各基本演算要素（Ｐ Ｅ）のゼロ検
出手段から出力される検出信号の論理積をとる論理積回
路と、この論理積回路の出力信号によってシフト動作を
終了させる制御手段とを設けたものである。
演算要素（Ｐ Ｅ）に、シフトレジスタに格納するデー
タのシフト数が格納されシフト毎にディクリメントされ
るシフトカウンタと、このシフトカウンタの内容がゼロ
になったかどうかを検出するゼロ検出手段とを設けると
ともに、制御部に、各基本演算要素（Ｐ Ｅ）のゼロ検
出手段から出力される検出信号の論理積をとる論理積回
路と、この論理積回路の出力信号によってシフト動作を
終了させる制御手段とを設けたものである。
この発明における並列データ処理装置は、制御部からの
共通の制御信号によって、各ＰＥ内のシフトカウンタに
予め設定した値をシフト動作と同時にディクリメントす
る。シフトカウンタの値がゼロになるとゼロ検出手段が
それを検出し、各ＰＥ内のゼロ検出手段から出力される
検出信号の論理積を制御部内の論理積回路で求め、その
出力信号をシフト動作を終了させる制御手段に入力する
。これにより、全ＰＥのシフトカウンタの内容がゼロに
なると、シフト動作が終了する。
共通の制御信号によって、各ＰＥ内のシフトカウンタに
予め設定した値をシフト動作と同時にディクリメントす
る。シフトカウンタの値がゼロになるとゼロ検出手段が
それを検出し、各ＰＥ内のゼロ検出手段から出力される
検出信号の論理積を制御部内の論理積回路で求め、その
出力信号をシフト動作を終了させる制御手段に入力する
。これにより、全ＰＥのシフトカウンタの内容がゼロに
なると、シフト動作が終了する。
以下、この発明の一実施例を図について説明する。なお
、前記した従来例と同−又は相当部分には同一符号を用
いてその説明は省略する。
、前記した従来例と同−又は相当部分には同一符号を用
いてその説明は省略する。
第１図は演算部２を構成する各ＰＥ（基本演算要素）１
の内部構成図であり、図において、１５は内部データバ
スＢに接続されて、シフトレジスタ１０に格納するデー
タのシフト数が格納され。
の内部構成図であり、図において、１５は内部データバ
スＢに接続されて、シフトレジスタ１０に格納するデー
タのシフト数が格納され。
１ビツトシフトする毎にディクリメントされるシフトカ
ウンタ、１６は上記シフトカウンタ１５の内容がゼロに
なったかどうかを検出する本願のゼロ検出手段を構成す
るゼロ検出回路であり、ゼロを検出すると論理“１”の
検出信号１７を出力するもので、この検出信号１７は制
御部３に送出されるとともに、シフトレジスタ１０のシ
フｌ−動作を制？１Ｈする論理回路１２ａに入力される
ように構成されている。すなわち、シフトレジスタ１０
はそのシフト動作が制御部３からのシフトクロック５Ｃ
ＬＫとマスクレジスタ９からのマスク信号ＭＡＳＫとゼ
ロ検出回路１６からの検出信号１７とにより制御される
。なお、マスク信号ＭＡＳＫが“１”のとき、ゼロ検出
回路１６の検出信号１７は常に“１”にセントされるよ
うになっている。
ウンタ、１６は上記シフトカウンタ１５の内容がゼロに
なったかどうかを検出する本願のゼロ検出手段を構成す
るゼロ検出回路であり、ゼロを検出すると論理“１”の
検出信号１７を出力するもので、この検出信号１７は制
御部３に送出されるとともに、シフトレジスタ１０のシ
フｌ−動作を制？１Ｈする論理回路１２ａに入力される
ように構成されている。すなわち、シフトレジスタ１０
はそのシフト動作が制御部３からのシフトクロック５Ｃ
ＬＫとマスクレジスタ９からのマスク信号ＭＡＳＫとゼ
ロ検出回路１６からの検出信号１７とにより制御される
。なお、マスク信号ＭＡＳＫが“１”のとき、ゼロ検出
回路１６の検出信号１７は常に“１”にセントされるよ
うになっている。
第２図は実施例の全体構成図であり、図において、２０
は制御部３内にあり、各ＰＥＩのゼロ検出回路１６から
送出される検出信号１７の論理積をとる論理積回路、２
１は同じく制御部３内にあり、上記論理積回路２０の出
力信号２２が“１”の場合、つまり全ＰＥのシフトカウ
ンタ１５の内容がゼロの場合にそこでシフｌ−動作を終
了させ次の操作を指示する制御信号４を生成する制御回
路であり、本願における制御手段に相当する。
は制御部３内にあり、各ＰＥＩのゼロ検出回路１６から
送出される検出信号１７の論理積をとる論理積回路、２
１は同じく制御部３内にあり、上記論理積回路２０の出
力信号２２が“１”の場合、つまり全ＰＥのシフトカウ
ンタ１５の内容がゼロの場合にそこでシフｌ−動作を終
了させ次の操作を指示する制御信号４を生成する制御回
路であり、本願における制御手段に相当する。
次に、第１図及び第２図で示した実施例の構成に基づい
て、各ＰＥ内に格納されているデータを基に各ＰＥ毎に
異なるビット数のシフト動作を行う場合の作用について
説明する。
て、各ＰＥ内に格納されているデータを基に各ＰＥ毎に
異なるビット数のシフト動作を行う場合の作用について
説明する。
まず、シフトレジスタ１０のビット数を最大値として、
ローカルメモリ８に格納されているシフトｎをシフトカ
ウンタ１５に格納する。次に、１クロツク毎に、シフト
レジスタ１０に全ＰＥ共通のシフトクロック５ＣＬＫを
与え、かつ、シフトカウンタ１５を１減する。このとき
、マスクレジスタ９の内容が“１”のＰＥにおいては、
シフトレジスタ１０のシフト、シフトカウンタ１５のデ
ィクリメントは行われず、またゼロ検出回路１６の検出
信号１７は常に１”となっている。一方、シフトカウン
タ１５がゼロになったＰＥのゼロ検出回路１６の検出信
号１７は“１”となり、制御部３及び論理積回路１２ａ
へ送られ、以後そのＰＥにおいてシフト動作は行われな
い。全ＰＥのゼロ検出回路１６の検出信号１７が“１”
になると、制御部３内の論理積回路２０の出力信号２２
が“１゛となり、この信号を受けて制御回路２１がシフ
トクロック５ＣＬＫの発生を停止させ、次の操作を指示
する制御信号４を発生する。
ローカルメモリ８に格納されているシフトｎをシフトカ
ウンタ１５に格納する。次に、１クロツク毎に、シフト
レジスタ１０に全ＰＥ共通のシフトクロック５ＣＬＫを
与え、かつ、シフトカウンタ１５を１減する。このとき
、マスクレジスタ９の内容が“１”のＰＥにおいては、
シフトレジスタ１０のシフト、シフトカウンタ１５のデ
ィクリメントは行われず、またゼロ検出回路１６の検出
信号１７は常に１”となっている。一方、シフトカウン
タ１５がゼロになったＰＥのゼロ検出回路１６の検出信
号１７は“１”となり、制御部３及び論理積回路１２ａ
へ送られ、以後そのＰＥにおいてシフト動作は行われな
い。全ＰＥのゼロ検出回路１６の検出信号１７が“１”
になると、制御部３内の論理積回路２０の出力信号２２
が“１゛となり、この信号を受けて制御回路２１がシフ
トクロック５ＣＬＫの発生を停止させ、次の操作を指示
する制御信号４を発生する。
従って、例えば、シフトレジスタ１ｏのビット数が１６
で、演算部２が４個のＰＥＩで構成されており、各ＰＥ
１のシフトカウンタ１５に格納されるシフト数がそれぞ
れ、“１”、“２”。
で、演算部２が４個のＰＥＩで構成されており、各ＰＥ
１のシフトカウンタ１５に格納されるシフト数がそれぞ
れ、“１”、“２”。
“３”、“４”と仮定すると、従来の並列データ処理装
置では、全ＰＥＩのシフＩ−数が制御部３では既知でな
いためシフト動作に１６クロノク必要となるのに対し、
この発明による並列データ処理装置では、シフト数の最
大値である４クロツクでシフＩ−動作を行うことができ
る。
置では、全ＰＥＩのシフＩ−数が制御部３では既知でな
いためシフト動作に１６クロノク必要となるのに対し、
この発明による並列データ処理装置では、シフト数の最
大値である４クロツクでシフＩ−動作を行うことができ
る。
夕のシフト数が格納されシフト毎にディクリメントされ
るシフトカウンタと、このシフトカウンタの出力（８号
によってシフト動作を終了させる制御手段とを設け、各
ＰＥ内に格納されているデータを基に各／’Ｅ泳＃歩喋
毎に異なるビット数のシフト動作を行う場合、全ＰＥに
おいて指定されたシフト数の中の最大値だけのクロック
数でシフト動作を行えるように構成したので、シフト動
作を簡単な制御で高速に行うことができる効果がある。
るシフトカウンタと、このシフトカウンタの出力（８号
によってシフト動作を終了させる制御手段とを設け、各
ＰＥ内に格納されているデータを基に各／’Ｅ泳＃歩喋
毎に異なるビット数のシフト動作を行う場合、全ＰＥに
おいて指定されたシフト数の中の最大値だけのクロック
数でシフト動作を行えるように構成したので、シフト動
作を簡単な制御で高速に行うことができる効果がある。
第１図はこの発明の一実施例による並列データ処理装置
の各ＰＥ内部の構成図、第２図はこの発明の一実施例に
よる並列データ処理装置の全体構成図、第３図は従来の
並列データ処理装置の全体構成図、第４図は従来の並列
データ処理装置の各ＰＥ内部の構成図である。 図中、１はＰＥ（基本演算要素）、２は演算部、３は制
御部、４は制御信号、５は外部メモリ、６は演算器（演
算手段）、７はセレクタ、８はローカルメモリ （デー
タ蓄積手段）、９はマスクレジスタ、１０はシフトレジ
スタ、１１．１２ａ。 １４は論理回路、１３はレジスタ、１５はシフトカウン
タ、１６はゼロ検出回路（ゼロ検出手段）、１７は検出
信号、２０は論理積回路、２１は制御回路（制御手段）
である。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 工業技術院長 飯 塚 幸 三第１図 第４図
の各ＰＥ内部の構成図、第２図はこの発明の一実施例に
よる並列データ処理装置の全体構成図、第３図は従来の
並列データ処理装置の全体構成図、第４図は従来の並列
データ処理装置の各ＰＥ内部の構成図である。 図中、１はＰＥ（基本演算要素）、２は演算部、３は制
御部、４は制御信号、５は外部メモリ、６は演算器（演
算手段）、７はセレクタ、８はローカルメモリ （デー
タ蓄積手段）、９はマスクレジスタ、１０はシフトレジ
スタ、１１．１２ａ。 １４は論理回路、１３はレジスタ、１５はシフトカウン
タ、１６はゼロ検出回路（ゼロ検出手段）、１７は検出
信号、２０は論理積回路、２１は制御回路（制御手段）
である。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 工業技術院長 飯 塚 幸 三第１図 第４図
Claims (1)
- シフトレジスタを含むレジスタ内のデータに演算を施す
演算手段と上記レジスタ等に格納するデータが蓄積され
るデータ蓄積手段とを有する基本演算要素を複数個接続
して成る演算部と、この演算部の各基本演算要素を同一
の制御信号によって制御する制御部とから構成される並
列データ処理装置において、上記演算部の各基本演算要
素に、シフトレジスタに格納するデータのシフト数が格
納されシフト毎にディクリメントされるシフトカウンタ
と、このシフトカウンタの内容がゼロになったかどうか
を検出するゼロ検出手段とを設けるとともに、上記制御
部に、各基本演算要素のゼロ検出手段から出力される検
出信号の論理積をとる論理積回路と、この論理積回路の
出力信号によってシフト動作を終了させる制御手段とを
設けたことを特徴とする並列データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318542A JPH01161432A (ja) | 1987-12-18 | 1987-12-18 | 並列データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318542A JPH01161432A (ja) | 1987-12-18 | 1987-12-18 | 並列データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161432A true JPH01161432A (ja) | 1989-06-26 |
| JPH0567978B2 JPH0567978B2 (ja) | 1993-09-28 |
Family
ID=18100287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318542A Granted JPH01161432A (ja) | 1987-12-18 | 1987-12-18 | 並列データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161432A (ja) |
-
1987
- 1987-12-18 JP JP62318542A patent/JPH01161432A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567978B2 (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |