JPH04172524A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH04172524A JPH04172524A JP2301986A JP30198690A JPH04172524A JP H04172524 A JPH04172524 A JP H04172524A JP 2301986 A JP2301986 A JP 2301986A JP 30198690 A JP30198690 A JP 30198690A JP H04172524 A JPH04172524 A JP H04172524A
- Authority
- JP
- Japan
- Prior art keywords
- register
- logical sum
- numerical data
- circuit
- alu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は演算処理装置等に使用する演算装置に関する。
従来の技術
第２図は、従来の演算装置を示す概略ブロック図である
。第２図において、１は複数個（Ｎ個）の数値データ（
ビット長Ｗ）が記録されたメモリ回路、２はメモリ回路
１に記憶されたデータをデータバスＤＩを通して入力す
るとともに、後述するレジスタ３の出力を入力して、そ
れぞれ加減算等を行う演算ユニット（以下、ＡＬＵと記
す）である。
。第２図において、１は複数個（Ｎ個）の数値データ（
ビット長Ｗ）が記録されたメモリ回路、２はメモリ回路
１に記憶されたデータをデータバスＤＩを通して入力す
るとともに、後述するレジスタ３の出力を入力して、そ
れぞれ加減算等を行う演算ユニット（以下、ＡＬＵと記
す）である。
上記レジスタ３はＡＬＵ２の演算結果の数値データを格
納する二つのレジスタａ、レジスタｂからなるものであ
る。また４はメモリ回路１．ＡＬＵ２．レジスタ３等を
制御する制御装置である。
納する二つのレジスタａ、レジスタｂからなるものであ
る。また４はメモリ回路１．ＡＬＵ２．レジスタ３等を
制御する制御装置である。
次に上記従来例の動作について説明する。第２図におい
て、メモリ回路１の数値データの絶対値の論理和を求め
る場合、制御装置４の制御により、まず、レジスタａに
データ「０」がセットされる。
て、メモリ回路１の数値データの絶対値の論理和を求め
る場合、制御装置４の制御により、まず、レジスタａに
データ「０」がセットされる。
次に、メモリ回路１の１番目の数値データがＡＬＵ２に
セットされ、これにより、ＡＬＵ２はセットされた数値
データの絶対値の計算を行い、その結果をレジスタｂへ
出力する。
セットされ、これにより、ＡＬＵ２はセットされた数値
データの絶対値の計算を行い、その結果をレジスタｂへ
出力する。
次に、ＡＬＵ２にレジスタａとレジスタｂの数値データ
がセットされ、ＡＬＵ２は、この二つの数値データの論
理和を求め、レジスタ１にセットする。
がセットされ、ＡＬＵ２は、この二つの数値データの論
理和を求め、レジスタ１にセットする。
以上の動作を数値データ数（Ｎ個）分繰り返すことによ
り、メモリ回路１の数値データの絶対値の論理和をレジ
スタ１に求めることができる。
り、メモリ回路１の数値データの絶対値の論理和をレジ
スタ１に求めることができる。
発明が解決しようとする課題
しかしながら、上記従来の演算装置では、絶対値の論理
和を求める場合、ＡＬＵ２でまず、絶対値を求め、次に
ＡＬＵ２で論理和を求めるという処理をしているため、
処理ステップが多く、絶対値の論理和を高速に求めるこ
とができないという問題があった。
和を求める場合、ＡＬＵ２でまず、絶対値を求め、次に
ＡＬＵ２で論理和を求めるという処理をしているため、
処理ステップが多く、絶対値の論理和を高速に求めるこ
とができないという問題があった。
本発明はこのような従来の問題を解決するものであり、
複数の数値データの絶対値の論理和を求めるための処理
を簡略化し、高速に、絶対値の論理和を求めることので
きる優れた演算装置を提供することを目的とするもので
ある。
複数の数値データの絶対値の論理和を求めるための処理
を簡略化し、高速に、絶対値の論理和を求めることので
きる優れた演算装置を提供することを目的とするもので
ある。
課題を解決するための手段
本発明は上記目的を達成するために、レジスタと演算ユ
ニットの出力との論理和を求める論理和回路を、演算ユ
ニットとレジスタ間に設け、メモリ回路の数値データの
論理和を求める場合に絶対値を−１レジスタに格納する
ことなく、論理和回路により、絶対値の論理和を求めら
れるようにしたものである。
ニットの出力との論理和を求める論理和回路を、演算ユ
ニットとレジスタ間に設け、メモリ回路の数値データの
論理和を求める場合に絶対値を−１レジスタに格納する
ことなく、論理和回路により、絶対値の論理和を求めら
れるようにしたものである。
作用
したがって、本発明によれば、論理和回路により数値デ
ータの論理和を求めることによって、数値データを順次
演算ユニットに書き込む処理ステップだけで、絶対値の
論理和を求めることができ、高速で、絶対値の論理和を
求めることができるという効果を有する。
ータの論理和を求めることによって、数値データを順次
演算ユニットに書き込む処理ステップだけで、絶対値の
論理和を求めることができ、高速で、絶対値の論理和を
求めることができるという効果を有する。
実施例
第１図は、本発明の一実施例を示す概略ブロック図であ
る。第１図において、ｌは複数個（Ｎ個）の数値データ
Ｃビット長Ｗ）が記録されているメモリ回路、２はデー
タバスＤＩを通してメモリ回路１に記憶された数値デー
タを入力するとともに、一つの数値データを格納するレ
ジスタ３の出力を入力して、加減算、算術論理を行う演
算ユニット（以下、ＡＬＵと記す）である。
る。第１図において、ｌは複数個（Ｎ個）の数値データ
Ｃビット長Ｗ）が記録されているメモリ回路、２はデー
タバスＤＩを通してメモリ回路１に記憶された数値デー
タを入力するとともに、一つの数値データを格納するレ
ジスタ３の出力を入力して、加減算、算術論理を行う演
算ユニット（以下、ＡＬＵと記す）である。
また、４ａは上記メモリ回路１．ＡＬＵ２等を制御する
制御装置である。
制御装置である。
５はＡＬＵ２から出力される数値データと論理和回路６
から出力される数値データの二つの数値データのうち、
どちらか一方を上記レジスタ３に出力するマルチプレク
サである。
から出力される数値データの二つの数値データのうち、
どちらか一方を上記レジスタ３に出力するマルチプレク
サである。
上記論理和回路６はＡＬＵ２の出力と、レジスタ３の出
力の論理和を求める論理和回路である。
力の論理和を求める論理和回路である。
次に上記実施例の動作について説明する。第１図におい
て、メモリ回路１の数値データの絶対値の論理和を求め
る場合、制御装置４ａの制御により、まず、ＡＬＵ２．
マルチプレクサ５を介してレジスタ３にデータ「０」が
セットされる。
て、メモリ回路１の数値データの絶対値の論理和を求め
る場合、制御装置４ａの制御により、まず、ＡＬＵ２．
マルチプレクサ５を介してレジスタ３にデータ「０」が
セットされる。
次にメモリ回路ｌの１番目の数値データが読み出され、
データバスＤ１を通してＡＬＵ２にセットされ、これに
よりＡＬＵ２はセットされた数値データの絶対値を求め
、論理和回路６およびマルチプレクサ５に出力する。
データバスＤ１を通してＡＬＵ２にセットされ、これに
よりＡＬＵ２はセットされた数値データの絶対値を求め
、論理和回路６およびマルチプレクサ５に出力する。
このうち、論理和回路６でＡＬＵ２の出力と、レジスタ
３に格納されているデータとの論理和を求め、マルチプ
レクサ５に出力する。このマルチプレクサ５はＡＬＵ２
の出力と論理和回路６の出力のうち、論理和回路６の出
力を選択して、レジスタ３へ格納される。
３に格納されているデータとの論理和を求め、マルチプ
レクサ５に出力する。このマルチプレクサ５はＡＬＵ２
の出力と論理和回路６の出力のうち、論理和回路６の出
力を選択して、レジスタ３へ格納される。
次いで、制御装置４ａはメモリ回路ｌの２番目の数値デ
ータをＡＬＵ２にセットし、上記動作をＮ回繰り返すこ
とにより、メモリ回路ｌのＮ個の数値データの絶対値の
論理和をレジスタ３に求めることができる。
ータをＡＬＵ２にセットし、上記動作をＮ回繰り返すこ
とにより、メモリ回路ｌのＮ個の数値データの絶対値の
論理和をレジスタ３に求めることができる。
このように、上記実施例によれば、論理和回路６により
、ＡＬＵ２の絶対値出力とレジスタ３の論理和の結果を
レジスタ３に格納するので、−１別のレジスタに絶対値
を格納したのち、ＡＬＵ２で論理和を求めることなく、
ＡＬＵ２を１回使用するだけで、一つのデータの絶対値
の論理和を求めることができ、したがって、制御装置４
ａの処理が簡略化できるため、メモリ回路ｌの絶対値の
論理和を高速に求めることができるという効果を有する
。
、ＡＬＵ２の絶対値出力とレジスタ３の論理和の結果を
レジスタ３に格納するので、−１別のレジスタに絶対値
を格納したのち、ＡＬＵ２で論理和を求めることなく、
ＡＬＵ２を１回使用するだけで、一つのデータの絶対値
の論理和を求めることができ、したがって、制御装置４
ａの処理が簡略化できるため、メモリ回路ｌの絶対値の
論理和を高速に求めることができるという効果を有する
。
発明の効果
本発明は上記実施例より明らかなように、ＡＬＵ出力と
レジスタ出力との論理和を直接求める論理和回路をＡＬ
Ｕとレジスタの間に設けたので、制御装置の処理ステッ
プが減少し、したがって高速に、絶対値の論理和を求め
ることができるという効果を有する。
レジスタ出力との論理和を直接求める論理和回路をＡＬ
Ｕとレジスタの間に設けたので、制御装置の処理ステッ
プが減少し、したがって高速に、絶対値の論理和を求め
ることができるという効果を有する。
第１図は本発明の一実施例における演算装置の概略ブロ
ック図、第２図は従来の演算装置を示す概略ブロック図
である。 １・・・メモリ回路、２・・・演算ユニット（ＡＬＵ）
３・・・レジスタ、４ａ・・・制御装置、５・・・マル
チプレクサ、６・・・論理和回路。 代理人の氏名 弁理士 小鍜治 明 ほか２名第１図
ック図、第２図は従来の演算装置を示す概略ブロック図
である。 １・・・メモリ回路、２・・・演算ユニット（ＡＬＵ）
３・・・レジスタ、４ａ・・・制御装置、５・・・マル
チプレクサ、６・・・論理和回路。 代理人の氏名 弁理士 小鍜治 明 ほか２名第１図
Claims (1)
- 所定ビット長の数値データの絶対値を計算する演算ユニ
ットと、この演算ユニットの演算結果とレジスタの出力
との論理和を出力する論理和回路と、前記演算ユニット
の出力と論理和回路出力のいずれか一方を前記レジスタ
に書き込むマルチプレクサを備えた演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301986A JPH04172524A (ja) | 1990-11-06 | 1990-11-06 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301986A JPH04172524A (ja) | 1990-11-06 | 1990-11-06 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172524A true JPH04172524A (ja) | 1992-06-19 |
Family
ID=17903511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301986A Pending JPH04172524A (ja) | 1990-11-06 | 1990-11-06 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172524A (ja) |
-
1990
- 1990-11-06 JP JP2301986A patent/JPH04172524A/ja active Pending
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