JPH01161469A - 保証オンチップｐｒｏｍを有する単一チップ・マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に同一半導体チップ上にプログラム可能
ＲＯＭまたは半固定記憶装置（ＰＲＯＭ＞を有するマイ
クロプロセッサに関し、更に詳細には、保証（ｓｅｃｕ
ｒｅ）　Ｐ　ＲＯＭを有するマイクロプロセッサに関す
る。

［従来の技術］ １９７６年、インテル社は同一半導体チップ上に半固定
記憶装置（ＰＲＯＭ）を有する最初のマイクロプロセッ
サを公表した。この初期の製品、８７４８、においては
、ＰＲＯＭは消去可能半固定（ＥＰＲＯＭ＞の形態のも
のであり、ＥＰＲＯＭをオンチップ・プロセッサと完全
に独立にプログラムするには従来の形態の外部ＰＲＯＭ
プログラマが必要であった。このプロセッサについては
Ｂｌｕｍｅに対して発行された米国特許用４．１５３．
９３３号に図示され記述されている。１９７６年１１月
２５日発行のエレクトロニクス誌には、「単一チップ８
ビツト・マイクロコンピュータが計算機形式のプロセッ
サと強力なマルチチップ・プロセッサとの間隙を埋める
」と題する論文で、８７４８が更に、「紫外線でクリア
することにより変更することができると共に通常の方法
で電気的にプログラムし直すことができるＪ　２７０８
形式のＥＰＲＯＭを備えているものとして説明されてい
る。（１）、　１００、パラグラフの最初の文は左欄の
下から始まっている。） １９７９年、モトローラ社はオンチップ・プロセッサの
制御のもとに完全にプログラムすることができるＥＰＲ
ＯＭを備えた最初のマイクロプロセッサを発表した。こ
のマイクロプロセッサＭＣ６８７０１は、現在放棄され
ているが米国特許出願筒９１２．１８３号として継続中
の米国特許出願筒０４７、６７４号に図示され説明され
ている。

ｕｇｏｎに対して発行された米国特許用４．３８２．２
７９号には、オンチップ修正可能（ｍｏｄｉｆｉａｂｌ
ｅ）記憶装置を備えた単一チップ・マイクロプロセッサ
が開示されている。ｕｇｏｎの特許では、Ｂｌｕｍｅと
異なり、ＥＰＲＯＭはオンチップ・プロセッサの制御の
もとに書込み可能である。制御記憶装置と修正すべき記
憶装置とに同時にアクセスすることができるように、ア
ドレスとデータのラッチが二重に設けられている。制御
記憶装置の外で実行するプログラムの制御のもとで、修
正すべき記憶装置の部分の特定のアドレスに書込まれる
データがこれらラッチ内に「動かされる（ｒｎｏｖｅｄ
）　Ｊ　　（第５図と第７欄の１６〜３４行を参照）。

こうして特別の■１０命令が実行されて「プログラミン
グ」ラッチＰ（第３図の１１３）がプログラミング信号
ＰＧをプログラミング回路に出力するようにセットされ
る。（第７瀾の４９行近くのｒＯＵＴＬＰ、ＡＪマイク
ロ命令を参照）。適切なプログラム期間、たとえば、５
０ミリ秒だけ待ちループを実行してから（第４図と第５
図および第７ｇの５０〜５１行付近のｒＤＪＮＺＲｘ、
ＣｏｍｐｔＪ　マイク。

命令を参照）、別の特別Ｉ１０命令が実行されてＰラッ
チをリセットする。（第７欄５２行あたりのｒＯＵＴＰ
ＡＪマイクロ命令を参照）。

［発明が解決しようとする課題］ この「自己プログラミング」形式の多数の他のマイクロ
プロセッサが近年紹介されているが、すべて外部プログ
ラミング機構か内部プログラミング機構かを利用してい
る。しかしながら、両機構ともある用途においては欠点
を有している。たとえば、いわゆる「スマートカードｊ
の用途では、オンチップＰＲＯＭの保証（ｓｅｃｕｒｔ
ｔｙ）がｊｌにｍ要である。このような用途では、内部
プログラミング・モードが望ましく、それによりプログ
ラミング機構はオンチップ・プロセッサがすべての保証
試験に合格したことをＮＬＲした場合に限り使用可能と
なる。しかしながら、現在利用できるマイクロプロセッ
サで動作において全体として「フェールセーフ」になっ
ているものはなく、一般に、ある悪条件下で［粗野にな
り（（１０ｗｉｌｄ）　Ｊ　、無秩序なコードを実行す
ることになる。このような事態において、このような無
秩序なコードを実行した直接の結果として、プロセッサ
がオンチップＰＲＯＭプログラミング回路を不注意にも
使用可能としてオンチップＰＲＯＭ内の重要なデータの
保証を傷つけるという可能性は絶無ではない。この可能
性を最小限にするため各種インターロックや「デツトマ
ン」タイマ′ａ構が提案されているが、この可能性を完
全に除去する手順は発明されていない。

全般的に関連する先行技術は次の米国特許に図示され説
明されている。

Ｃｈｅｃｋ、　Ｊｒ、等に対して発行された米国特許箱
３、９７８．４５７号では、ＣＰＵと郵便会計情報を格
納する持久記憶装置とを備えたマイクロコンピュータ化
電子式郵便料金メータ・システムを開示している。この
ｃ　ｈｅｃ　ｋの特許では、持久記憶装置は電池バック
アップのシフトレジスタの形態として開示されているの
で、これへの囚込みは非常に容易である。すなわら、特
別なハードウェアあるいは書込みシーケンスは不要であ
る。

Ｆｌｅｔｃｈｅｒ、　ｍ等に対して発行された米国特許
箱４、　ｏｌａ、　５６５号では、マイクロプロセッサ
とオペレータ入力パラメータを格納するリードモストリ
・メモリ（ｒｅａｄ−ｍｏｓｔｌｙ　ｍｅｍｏｒｙ）と
を備えた自動プロセス滴定システムを開示している。こ
の特許では、リードモストリ・メモリは電気的に変改可
能なものとして開示されており、かつマイクロプロセッ
サには「複雑な読み書き手順」を制御する特別な読み書
きサブルーチンが設けられている。

Ｗｅ　ｉ　ｓｇｅｒｂｅｒ等に対して発行された米国特
許箱４．０４５，６６０号では、ＣＰＵと自動整列デー
タを格納する持久記憶装置とを備えた、停電後機械要素
を所定の位置に自動的に整列し直す方法と装置とが開示
されている。

ＦＯＬＩｄＯＳに対して発行された米国特許箱４、０５
３．７３５＠では、マイクロプロセッサと転送コードお
よび勘定残高情報を格納する持久記・隠装置とを備えた
確実ヂエツク・コンピュータベース銀行うレジット支払
いシステムを開示している。この特許では、持久記憶装
置は電池バックアップＲＡＭの形態のものとして開示さ
れているので、その書込みは非常に容易である。ずなわ
ら、特別なハードウェアや書込みシーケンスを必要とし
ない。

Ｓｏｕ　ｌ　ｓｂｙ等に対して発行された米国特許箱４
、０７８．２５９号では、外部の場所（ｌｏｃａｔｉｏ
ｎｓ）で論理状態を監視するシステムを備えたプログラ
ム可能制御装置を開示している。同じおるいは同様なプ
ログラム可能制御装置がＭｉｌｌｅｒに対して発行され
た米国特許箱４．０９３．９９８号に開示されている。

ｓｅ　ｉｐｐに対して発行された米国特許箱４、１０７
．７８５号ではマイクロプロセッサを使用するプログラ
ム可能制御装置を開示している。同じあるいは同様なプ
ログラム可能制御装置がＨｉ　ｌ　ｌｅｒに対して発行
された米国特許箱４．０９３．９９８号に開示されてい
る。

従って、本発明の目的は、外部エンティティの許可ある
場合にのみオンチップ・プロセッサが提供した情報でプ
ログラムすることができるオンチップＰＯＲＭを備えた
単一チップマイクロプロセッサを提供することでおる。

本発明の他の目的は、外部エンティティがプログラミン
グ・イネーブル信号を提供しなければオンチップ・プロ
セッサによりオンチップＰＲＯＭをプログラムできない
ようにする保証インターロック機構を有する単一チップ
・マイクロプロセッサを提供することである。

［課題を解決するための手段］ これらおよび他の目的は、半固定記’隠装置（ＰＲＯＭ
）、該ＰＲＯＭに入っている情報を処理するプロセッサ
、および前記マイクロプロセッサの外部の源から受取っ
た入力信号に応答して、前記ＰＲＯＭに前記処理手段に
より提供された情報をプログラミングするプログラミン
グ回路を具備する、単一半導体チップ上のマイクロプロ
セッサにより達成される。

［実施例］ 第１図に示すのは一般に、単一半導体チップ上に、プロ
セッサ（ＣＰＵ）１２と、紫外線（ＵＶ）により消去可
能な半固定記・隠装置（ＥＰＲＯＭ＞か電気的に消去可
能な半固定記憶装置（ＥＥＰＲＯＭ＞形式かの半固定記
・ｂａ　Ｈ置（ＰＲＯＭ）１４と、ＣＰＵ１２が提供し
た情報を、外部データ・プロセッサのような外部エンテ
ィティ（図示ぜｔ）から、外部インタフェース・ピン１
８を経て５ＴＡＲＴ信号を受取ることに応じてのみＦ　
ＲＯＭ１４に書込むプログラミング制御装置１６とを具
備するマイクロプロセッサ１０である。通常動作では、
ＣＰＵ１２はＰＲＯＭ１４に格納されている情報を処理
し、アドレスバス２０を経由してアドレスを発し、ＰＲ
ＯＭ１４が提供するデータをデータバス２２を経由して
受取る。プログラミング制御袋＠１６が発した読取り（
Ｒ）信号に応じて、アドレス・マルチプレクサ（ＭＵＸ
）２４はアドレスバス２０を直接ＰＲＯＭ１４に結合し
、一方データ・マルチプレクサ（ＭＵＸ）２６はデータ
・バス２２を直接ＰＲＯＭ１４に結合する。

ＰＲＯＭプログラミング動作では、−ＣＰＵ１２はＰＲ
ＯＭ１４に書込むべきデータをデータバス−２２を経由
して提供し、そのデータを書込むべきアドレスをアドレ
スバス２０を経由して提供する。

同時に、ＣＰＵ１２はＰＲＯＭ書込み（ＰＷ）信号を提
供する。ＰＷ倍信号応じて、１組のデータラッチ２８が
ＣＰＵ１２によりデータバス２２に供給されたデータを
ラッチし、一方１組のアドレスラッチ３０がＣＰＵ１２
によりアドレスバス２０に供給されたアドレスをラッチ
する。ＰＷ倍信号検出すると、プログラミング制御装置
１６はＲ信号を無効とし、相補書込み（Ｗ＞信号を効果
的に発生する。Ｗ信号に応じて、アドレス・マルチプレ
クサ（ＭＬＪＸ）２４はアドレスラッチ３０の出力をＰ
ＲＯＭ１４に結合し、データ・マルチプレクサ（ＭＵＸ
）２６はデータラッチ２８の出力をＰＲＯＭ１４に結合
する。実質上同時に、プログラミング制ＷＪ装置１６は
ＡＲＭ信号を発生する。この点で、ＣＰＵ１２は他の任
務に自由に進めるが、プログラミング・サイクルは始ま
っていない。

第１図に示す好ましい実施例では、プログラミング・サ
イクルはプログラミング制御装置１６が５ＴＡＲＴ信号
をマイクロプロセッサ１０の外部にある源（図示せず）
から外部インタフェース・ピン１８を経由して受取った
ことに応じてのみ開始することができる。特定の用途に
より、５ＴＡＲＴ信号は外部のｌ（図示せず）から連続
的に提供することができ、あるいはＣＰＵ１２が特別な
情報を別の外部インタフェース・ピン３２を経由して供
給したことに応じてのみ提供することができる。いずれ
にしても、５ＴＡＲＴ信号はエツジ・センシティブ、レ
ベル・センシティブ、あるいはコンテント・センシティ
ブの場合があり、適切な外部状態検出回路３４が設けら
れていて５ＴＡＲＴ信号を検出し、内部対応５ＴＡＲＴ
信号を発する。

プログラミング制御装置１６により供給されるＡＲＭ信
号と検出器３４により供給される内部５ＴＡＲＴ信号と
の双方を受取ったことに応じて、ＡＮＤゲート３６はＥ
ＮＡＢＬＥ信弓をプログラミング電圧発生器３８に供給
し、ＰＲＯＭ１４のプログラミング・サイクルを開始す
る。検出器３４により供給される内部５ＴＡＲＴ信号を
検出したことに応じて、プログラミング制御装置１６は
ＰＲＯＭ１４が必要とするプログラミング時間に適応す
るように選定されたタイミング・シーケンスを開始する
。プログラミング期間の終りに、プログラミング制御装
置１６はＡＲＭ信号を無効とし、ＡＮＤゲート３６にＥ
ＮＡＢＬＥ信号を無効にさせ、発生器３８によるＰＲＯ
Ｍ１４へのプログラミング電圧の印加を終了する。実質
的に同時に、プログラミング制御装置１６はＤＯＮＥ信
号を発生してＣＰｔＪ１２にＰＲＯＭ１４のプログラミ
ングが完了したことを知らせることができる。

プログラミング・サイクル中、ＣＰＵ１２は、ＤＯＮＥ
信号により中断されるまで別の任務（ｔａＳｋＳ）を行
うこと、ＤＯＮＥ信号待ちを循環させること、あるいは
ＤＯＮＥ信号で「起こされる」のを待って「眠る」こと
ができる。いずれの場合でも、ＤＯＮＥ信号に応じて、
ＣＰＵ１２は今ちょうどＰＲＯＭ１４に書き込まれた情
報を読取って、他の任務に進む前に、望むならばその正
確さを確認することができる。望むならば、ＣＰＵ１２
はプログラミング制御装置１６にＤＯＮＥ信号を発生す
るよう要求するのではなく単にＡＲＭ信号を監視するこ
とができる。

第２図に示す別の実施例では、外部インタフェース・ピ
ン１８′はプログラミング用外部電圧源（図示せず）を
電圧源選択スイッチ４０により発生器３８に結合するの
にも使用される。１対の電圧シフトバッファ３４′と３
４″とが外部プログラミング電圧ＶＰＰの有無を検出し
、ＶＰＰが存在すれば内部５ＴＡＲＴ信号を発生する。

この場合、バッファ３４′　と３４″とはピン１８′に
かかる電圧がグランド電圧Ｖｓｓと通常供給電圧Ｖｄｄ
の間のある所定電圧より高くなったとき、スイッチ４０
が内部チャージ・ポンプ４２からプログラミング電圧を
発生して、内部５ＴＡＲＴ信号を発生するように構成す
ることもできる。

第３図に示す実施例においては、別のｖＰＰピン４４が
設けられており、外部インタフェース・ピン１８″は双
方向性であり、その方向は一般的なデータ方向レジスタ
４６で決められるようになっている。ＡＮＤゲート４８
はデータ方向レジスタ４６が入力状態になっているとき
ＣＰＵ１２がピン１８″を経由して出力信号を供給しな
いようにしている。ＡＮＤゲート４８はまたプログラミ
ング制御装置１６がＡＲＭ信号を発生しているときＣＰ
Ｕ１２がバッファ３４′および３４″を経由してそれ自
身５ＴＡＲＴ信号を発生することがないようにしている
。この構成において、ＣＰＵ１２は、 第１に、データ方向レジスタ４６を出力状態にセットし
、望むならば、プログラミングを次のクロック・サイク
ルで開始することができるということを示す信号を外部
源（図示せず）に対して出力する、 第２に、ＰＷ倍信号使用して適切なアドレスとデータと
の情報をそれぞれラッチ３０および２Ｂにラッチする、 第３に、データ方向レジスタ４６を入力状態にセットし
て外部源（図示せず）がＳ　Ｔ　Ａ　ＲＴ　（８号を発
生することができるようにする、 最後に、プログラミング・サイクルが完了するまで待つ
、 ように容易にプログラムすることができる。

５ＴＡＲＴ信号はボート読取りデータ径路を経てＣＰＵ
１２に見えるようになっているから、ＣＰＵ１２は、５
ＴＡＲＴ信号を受取るかめるいは外部源（図示せず）が
知らゼを受けてから妥当な時間が経過するかするまで循
環（ｌｏｏｐ）するように、そして外部源（図示せず）
が知らせを受けてから妥当な時間か経過したとき、プロ
グラミングか承認されなかったものと判断し、単に適切
な例外ルーチンか別の意味ある任務かのいずれか適切な
方に進むだけにするように、容易にプログラムすること
ができる。望むならば、このような構成は第１図および
意２図に示す実施例に設けることもできる。

第４図に示す実施例においては、外部インタフェース・
ピン１８″′を、ＣＰＵ１２が第３図の場合のように通
常の双方向ポートとして、あるいは一般的な直列通信イ
ンタフェース（ＳＣＩ）５０か半二重直列通信ポートと
して、使用することができる。ＣＰＵ１２がアドレスバ
ス２０およびデータバス２２を経由して送信オペランド
を送信データレジスタ５２にロードしたことに応じて、
５ＣＩ５０は送信（ＸＭＩＴ）ＯＮ信号を発生し、マル
チプレクサ５４にビットシリアル（ｂｉｔ−ｓｅｒｉａ
ｌ）送信データ（ＴｘＤ）信号をＡＮＤゲート４Ｂ（こ
れはＯＲゲート５６を介してイネーブルされる）を経て
ピン１８″’に結合できるようにさせる。この形態では
、ＳＣＩ　５０＠ＣＰＵ　１２が外部プログラミング制
御Ｉｌ装置（図示せず）にＰＲＯＭ１４がプログラミン
グ可能な態勢にあるという適切な信号を送信するのに使
用することができる。外部制御装置（図示せず）の返答
をバッファ３４′　と３４″を経由してビットシリアル
受信データ（ＲｘＤ）信号として受信したことに応じて
、５ＣＩ５０は受信オペランドを受信データレジスタ５
８にロードする。受信データレジスタ５８が満杯でおる
か満杯になる手前て必るかを示す割込み（Ｉ　ＮＴ）信
号を５ＣＩ５０から受信したことに応じて、ＣＰＵ１２
は特別な値をキーレジスタ６０にロードする。受信デー
タレジスタ５８に入っているオペランドがキーレジスタ
６０の中の特別な値と同じであることを検出したら、比
較器６２は５ＴＡＲＴ信号を発生し、プログラミング・
サイクルを開始する。望むなら、外部制御装置（図示せ
ず）がＣＰＵ１２により供給される対応する特別な値の
対応する連鎖に合致するオペランドの連鎖を発生、しな
ければならなくなるように別の論理を追加することがで
きる。同様に、キーレジスタ６０と比較器６２とは、望
むならば、除外して、たとえば、受信データレジスタ５
８のオペランドの所定ビットが「セット」されている場
合５ＴＡＲＴ信号を発生するように非常に簡単な論理と
置換えることができる。ＣＰＬＪ１２は返答を外部制御
装置（図示せず）から受取ると常にＩＮＴ信号により割
込まれ、受信データレジスタ５８の中のオペランドをア
ドレスバス２０およびデータバス２．２を経由して容易
に読取ることができるから、ＣＰＵ１２は外部制御装置
（図示せず）の判断を検知することができる。

第５図に示す簡略形態では、単純なフリップ７０ツブ６
４が発生器３８を制御してＰＲＯＭ１４のプログラミン
グを可能にしている。アドレスおよびデータを、ＰＷ倍
信号より、それぞれアドレスラッチ３０およびデータラ
ッチ２８にラッチしてから、ＣＰＬ１１２は適切な信号
をピン１８を経由して外部制御装置（図示せず）に供給
する、その直後あるいはある所定の遅れ期間の後、ＣＰ
Ｕ１２は単極双投（ＳＰＤＴ）スイッチ６６を作動して
ピン１８を直接フリップ７０ツブ６４のセット（Ｓ）入
力に結合させる。外部制御装置（図示せず）からの次の
入力パルスはフリップフロップ６４をセットしてプログ
ラミング・サイクルを開始する。フリップフロップ６４
がセットされたことを検出したら、ＣＰＵ１２はスイッ
チ６６を解除してフリップ７０ツブ６４をピン１８から
切離す。この形態では、ＣＰＵ１２はスイッチ６６を７
リツプ７０ツブ６４のＳ入力にアクセスできるように構
成することはできない。別の多数の方法のいずれかによ
りプログラミング・サイクルを終結させることができる
。たとえば、フリップフロップ６４がセットされたこと
を検出してから適切な時間の侵に、ＣＰｔＪ１２はフリ
ップフロップ６４のクリア（Ｃ）入力にクリア信号を発
生することができる。適切な自律タイマ６８を利用でき
る場合には、ＣＰＬＪ１２を７リツプ７０ツブ６４がセ
ットされたとき、タイマ６８を「セットアツプ」しかつ
始動させ、時間が来たらフリップ７０ツブ６４をクリア
させることができる。時間経過事象はＣＰＵ１２に割込
ませる、または「目を覚まさせる」のにも使用すること
ができるから、これによりフリップフロップ６４をクリ
アすることができる。もらろん、発生器３８は、望むな
ら、ＰＲＯＭのプログラミングが完了したときフリップ
フロップ６４を自動的にクリアするように「セルフタイ
ミング」となるように構成することができる。　本発明
について好ましい実施例およびそのいくつかの修正案に
関して説明してきたが、その他の変更案および修正案を
本発明の精神および範囲を逸脱することなくこのような
あらゆる実施例に関して行うことができる。一般に、他
の各種技法を使用して外部制御装置（図示せず）から受
取った５ＴＡＲＴ信号が正しいことを確認することがで
きる。たとえば、外部インタフェース・ピン１８は、直
接にあるいはスイッチ６６を介して、エツジ・センシテ
ィブ・カウンタ（図示せず）に結合することができるの
で５ＴＡＲＴ信号は外部制御装置【図示せず）が−所定
数の信号「エツジＪを発生する場合に限り発生する。た
だし、このようなすべての形態では、５ＴＡＲＴ信号は
所定の用途および所定の保証レベルに適切なエツジ・セ
ンシティブ、レベル・センシティブ、あるいはコンテン
ト・センシティブの各判定基準に合致することになる。

最小限度の保証を必要とするある用途では、システム設
計者は信号径路を、直接的あるいは間接的に、第１図の
ピン３２のような、ＣＰＵ１２の通常の出力か入出力ピ
ンから外部インタフェース・ピン１８まで設けるように
することができるので、ＣＰＵ１２は、事実、５ＴＡＲ
Ｔ信号を自身で発生することができる。同様に、ＣＰＬ
Ｊ１２はＡＲＭ信号をプログラム制御装置１６ではなく
ＡＮＤゲート３６に直接供給するように構成することか
できる。この後者の形態では、ＣＰＵ１２は好ましくは
あらゆるタイミングを規制することもできる。

［発明の効果］ 以上説明したように、本発明により外部エンティデイの
許可ある場合にのみオンチップ・プロセッサが提供した
情報でプログラムすることができるオンチップＰＲＯＭ
を備えた単一チップ・マイクロプロセッサが提供される
。

【図面の簡単な説明】

第１図は、本発明に従ってのみプログラムすることがで
きる、オンチップＰＲＯＭを備えた単一チップ・マイク
ロプロセッサのブロック回路図で一修正形態を示すブロ
ック回路図でおる。 第３図は、第１図に示すマイクロプロセッサの別の一修
正形態を示すブロック回路図である。 第４図は、第１図に示すマイクロプロセッサの他の修正
形態を示すブロック回路図である。 第５図は、第１図に示すマイクロプロセッサの更に他の
修正形態を示すブロック回路図である。 １２・・・ＣＰＵ、 １４・・・半固定記憶装置（ＰＲＯＭ＞、１６・・・プ
ログラミング制御装置、 ２４・・・アドレス・マルチプレクサ、２６・・・デー
タ・マルチプレクサ、 ２８・・・データ・ラッチ、 ３０・・・アドレス・ラッチ。

Claims (1)

1. 【特許請求の範囲】 １、単一半導体チップ上のマイクロプロセッサであって
   、 半固定記憶装置（ＰＲＯＭ）と、 該ＰＲＯＭに含まれている情報を処理する処理手段と、 前記マイクロプロセッサの外部の源から受取った入力信
   号に応じて、前記処理手段により提供された前記ＰＲＯ
   Ｍ情報にプログラムするプログラミング手段と、 を具備して成ることを特徴とするマイクロプロセッサ。 ２、処理手段は前記外部の源に出力信号を供給して前記
   ＰＲＯＭにプログラムすべき前記情報が提供されたこと
   を示す特許請求の範囲第１項に記載のマイクロプロセッ
   サ。 ３、処理手段はデータ・ラッチおよびアドレス・ラッチ
   が前記データおよびアドレスをそれぞれラッチして後第
   １の制御信号を発生し、プログラミング手段は、 前記入力信号と前記第１の制御信号とに応じて、プログ
   ラム・イネーブル信号を発生する第１の論理手段と、 前記プログラム・イネーブル信号に応じて、前記データ
   ・ラッチ内のデータを前記ＰＲＯＭの前記アドレス・ラ
   ッチ内のアドレスにプログラムする手段と、 を具備している特許請求の範囲第１項に記載のマイクロ
   プロセッサ。