JPH0448331A - 中央処理装置 - Google Patents
中央処理装置Info
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- JPH0448331A JPH0448331A JP2159358A JP15935890A JPH0448331A JP H0448331 A JPH0448331 A JP H0448331A JP 2159358 A JP2159358 A JP 2159358A JP 15935890 A JP15935890 A JP 15935890A JP H0448331 A JPH0448331 A JP H0448331A
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- JP
- Japan
- Prior art keywords
- processing unit
- central processing
- microcode
- bus
- cpu
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、安価に各目的に合わせた命令体系を持つ中
央処理装置（ＣＰＵ）を実現するためのものである。
央処理装置（ＣＰＵ）を実現するためのものである。
第３図は一般的なマイクロコンピュータの平面図であり
、同図において、４０は中央処理装置（ＣＰＵ） 、４
１は入出力回路、４２はＲＯＭ、４３はＲＡＭであり、
ファクシミリ機器等の通信機器あるいは工作機械等に広
く適用される。
、同図において、４０は中央処理装置（ＣＰＵ） 、４
１は入出力回路、４２はＲＯＭ、４３はＲＡＭであり、
ファクシミリ機器等の通信機器あるいは工作機械等に広
く適用される。
近年、上記ＣＰＵ４０に備えられるＲＯＭ等の不揮発性
メモリは、マイクロコンピュータの適用機種に応じて、
当該機種に見合うマイクロコードを書き込むようにして
いる。
メモリは、マイクロコンピュータの適用機種に応じて、
当該機種に見合うマイクロコードを書き込むようにして
いる。
第４図は例えば従来のＣＰＵのマイクロコードによる制
御を示すブロック図である。第４図において、１はマイ
クロコードが格納されているマイクロコードＲＯＭ、２
はマイクロコンピュータの命令をマイクロ命令へ解読し
、マイクロ操作を決定するデコーダ、３はデコーダから
の制御信号、４は外部からの命令等を読み出すためのバ
ス、５は内部バス、６は各マイクロコードを実行するた
めのＡＬＵ、７はマイクロコードＲＯＭからの各命令に
対応したマイクロ命令をＡＬＵへ送るマイクロ命令転送
バス、８はＡＬＵの実行結果を出力するデータバス、９
は実行結果の状態を示すフラグバス、１０はその結果を
格納するフラグレジスタ、１１は命令の実行に必要なデ
ータまたは実行結果を格納するためのレジスタである。
御を示すブロック図である。第４図において、１はマイ
クロコードが格納されているマイクロコードＲＯＭ、２
はマイクロコンピュータの命令をマイクロ命令へ解読し
、マイクロ操作を決定するデコーダ、３はデコーダから
の制御信号、４は外部からの命令等を読み出すためのバ
ス、５は内部バス、６は各マイクロコードを実行するた
めのＡＬＵ、７はマイクロコードＲＯＭからの各命令に
対応したマイクロ命令をＡＬＵへ送るマイクロ命令転送
バス、８はＡＬＵの実行結果を出力するデータバス、９
は実行結果の状態を示すフラグバス、１０はその結果を
格納するフラグレジスタ、１１は命令の実行に必要なデ
ータまたは実行結果を格納するためのレジスタである。
次に動作について説明する。ＣＰＵは命令を読み出し、
そのデータはバス４にロードされる。その命令をデコー
ダ２が解読し、制御信号３をマイクロコードＲＯＭＩへ
送る。マイクロコードＲＯＭ１は、制御信号３に対応し
たマイクロ命令をマイクロ命令転送バス７へ送る。ＡＬ
Ｕ６はこのマイクロ命令に対応した操作を実行する。こ
のときその操作に必要なデータを内部バス５より取り出
し、その結果をデータバス８とフラグバス９へ出力する
。フラグレジスタ１０はこの時の状態を記憶する。実行
された命令において必要であればレジスタ１１の内容が
内部バス５へ出力されたり、内部バス５の内容がレジス
タ１１へ格納されたりする。ここでは、マイクロコード
ＲＯＭＩを変更することができない。
そのデータはバス４にロードされる。その命令をデコー
ダ２が解読し、制御信号３をマイクロコードＲＯＭＩへ
送る。マイクロコードＲＯＭ１は、制御信号３に対応し
たマイクロ命令をマイクロ命令転送バス７へ送る。ＡＬ
Ｕ６はこのマイクロ命令に対応した操作を実行する。こ
のときその操作に必要なデータを内部バス５より取り出
し、その結果をデータバス８とフラグバス９へ出力する
。フラグレジスタ１０はこの時の状態を記憶する。実行
された命令において必要であればレジスタ１１の内容が
内部バス５へ出力されたり、内部バス５の内容がレジス
タ１１へ格納されたりする。ここでは、マイクロコード
ＲＯＭＩを変更することができない。
そこで、第５図に示すように、上記マイクロコードＲＯ
ＭＩに代えて、第５図に示すようにマイき込みを制御す
る書き込み制御回路、Ｉ４は書き込み制御回路から出力
されるデータ及び制御信号、１５はマイクロコンピュー
タ外部から入力される書込み制御及びデータ信号である
。
ＭＩに代えて、第５図に示すようにマイき込みを制御す
る書き込み制御回路、Ｉ４は書き込み制御回路から出力
されるデータ及び制御信号、１５はマイクロコンピュー
タ外部から入力される書込み制御及びデータ信号である
。
第６図（ａ）、 （ｂ）は、ＣＰＵを基板へ実装するた
めのパンケージを示す平面図及び断面図であり、同図に
おいて２１はＣＰＵのデバイス、２２はＣＰＵを固定す
るためのセラミック基板、２３は上蓋、２５は上蓋を固
定する接着剤、２６はデバイス２１人出力信号、電源Ｇ
ＮＤを入力するリード線、２４は紫外線を透過するガラ
スである。
めのパンケージを示す平面図及び断面図であり、同図に
おいて２１はＣＰＵのデバイス、２２はＣＰＵを固定す
るためのセラミック基板、２３は上蓋、２５は上蓋を固
定する接着剤、２６はデバイス２１人出力信号、電源Ｇ
ＮＤを入力するリード線、２４は紫外線を透過するガラ
スである。
中央処理装置としての通常の動作においては、マイクロ
コードＲＯＭとまったく同様である。マイクロコードの
内容を変更するときは、上記動作を停止させ、外部より
マイクロコードＥＰＲＯＭ１２に対して紫外線をあて、
内容を消去する。そのため、第６図に示すガラス２４を
有するパンケージが、必要となる。内容の消去後、外部
より書込み制御及びデータ信号１５を入力し、書込み制
御回路１３が書込みに必要な信号及びデータ１４を作り
マイクロコードＥＰＲＯＭＩ ２へ必要なデータ（コー
ド）を書込む。
コードＲＯＭとまったく同様である。マイクロコードの
内容を変更するときは、上記動作を停止させ、外部より
マイクロコードＥＰＲＯＭ１２に対して紫外線をあて、
内容を消去する。そのため、第６図に示すガラス２４を
有するパンケージが、必要となる。内容の消去後、外部
より書込み制御及びデータ信号１５を入力し、書込み制
御回路１３が書込みに必要な信号及びデータ１４を作り
マイクロコードＥＰＲＯＭＩ ２へ必要なデータ（コー
ド）を書込む。
従来のＣＰＵは、第４図に示す如くマイクロコードＲＯ
ＭがマスクＲＯＭとなっているものでは、マイクロコー
ドの変更ができない。また第５図に示すようにマイクロ
コードＲＯＭをＥＰＲＯＭ１２に代えたものでもＲＯＭ
の内容を変更するため紫外線を照射する必要があるため
作業が面倒となり、しかも高価なパフケージを必要とす
るなどの問題点があった。
ＭがマスクＲＯＭとなっているものでは、マイクロコー
ドの変更ができない。また第５図に示すようにマイクロ
コードＲＯＭをＥＰＲＯＭ１２に代えたものでもＲＯＭ
の内容を変更するため紫外線を照射する必要があるため
作業が面倒となり、しかも高価なパフケージを必要とす
るなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、安価なプラスチックパッケージを使用でき、
各目的に合わせた命令体系へ命令体系を変更することの
できるＣＰＵを得ることを目的とする。
たもので、安価なプラスチックパッケージを使用でき、
各目的に合わせた命令体系へ命令体系を変更することの
できるＣＰＵを得ることを目的とする。
この発明に係るＣＰＵは、マイクロ命令を電気的に一括
して消去できるフラッシュＥ” ＦＲＯＭに書込むよう
にしたものである。
して消去できるフラッシュＥ” ＦＲＯＭに書込むよう
にしたものである。
この発明におけるＣＰＵは、電気信号にてマイクロコー
ドの内容を消却し書き変えることができ、安価なプラス
チックパッケージを使用することを可能とする。
ドの内容を消却し書き変えることができ、安価なプラス
チックパッケージを使用することを可能とする。
以下この発明の一実施例を第１図、第２図を用いて説明
する。第１図において、１６はマイクロコード格納部で
、フラッシュＥ” ＦＲＯＭで構成されている。１８は
フラッシュＥ２ＰＲＯＭＩらの内容を消去するための信
号、１７はフラッシュＥ” ＦＲＯＭの内容の消去、書
き込み制御回路、１９は外部からの消去信号である。ま
た２はマイクロコンピュータの命令をマイクロ命令へ解
読し、マイクロ操作を決定するデコーダ、３はデコーダ
からの制御信号、４は外部からの命令等を読み出すため
のバス、５は内部バス、６は各マイクロコ−ドを実行す
るためのＡＬＵ、７はマイクロコードＲＯＭからの各命
令に対応したマイクロ命令をＡＬＵへ送るマイクロ命令
転送バス、８はＡＬＵの実行結果を出力するデータバス
、９は実行結果の状態を示すフラグバス、１０はその結
果を格納するフラグレジスタ、１１は命令の実行に必要
なデータまたは実行結果を格納するためのレジスタ、１
４はデータ及び制御信号である。
する。第１図において、１６はマイクロコード格納部で
、フラッシュＥ” ＦＲＯＭで構成されている。１８は
フラッシュＥ２ＰＲＯＭＩらの内容を消去するための信
号、１７はフラッシュＥ” ＦＲＯＭの内容の消去、書
き込み制御回路、１９は外部からの消去信号である。ま
た２はマイクロコンピュータの命令をマイクロ命令へ解
読し、マイクロ操作を決定するデコーダ、３はデコーダ
からの制御信号、４は外部からの命令等を読み出すため
のバス、５は内部バス、６は各マイクロコ−ドを実行す
るためのＡＬＵ、７はマイクロコードＲＯＭからの各命
令に対応したマイクロ命令をＡＬＵへ送るマイクロ命令
転送バス、８はＡＬＵの実行結果を出力するデータバス
、９は実行結果の状態を示すフラグバス、１０はその結
果を格納するフラグレジスタ、１１は命令の実行に必要
なデータまたは実行結果を格納するためのレジスタ、１
４はデータ及び制御信号である。
このようなＣＰＵのデバイス２１は、第２図（ａ）。
（ｂ）の平面図及び断面図に示すようにプラスチック材
２７でモールドして構成される。なお、２６はリード端
子である。
２７でモールドして構成される。なお、２６はリード端
子である。
次に動作について説明する０通常の動作は従来のＣＰＵ
と同様である。マイクロコードの内容を変更するときは
、命令実行動作を停止させ、外部より消去信号１９を入
力する。この消去信号１９より、消去、書き込み制御回
路１７が動作しフラッシュＥ” ＦＲＯＭＩ ６の内容
を消去するための信号１８を出力する。この一連の動作
により、フラッシュＥ” ＦＲＯＭＩ ６の内容が消去
される。
と同様である。マイクロコードの内容を変更するときは
、命令実行動作を停止させ、外部より消去信号１９を入
力する。この消去信号１９より、消去、書き込み制御回
路１７が動作しフラッシュＥ” ＦＲＯＭＩ ６の内容
を消去するための信号１８を出力する。この一連の動作
により、フラッシュＥ” ＦＲＯＭＩ ６の内容が消去
される。
次に、外部より書き込み制御信号及びデータ信号１５を
入力し、消去、書き込み制御回路１７が動作し、フラッ
シュＥ” ＦＲＯＭＩ ６に書き込むのに必要な信号及
びデータ１４を出力する。そして、フラッシュＥ” Ｆ
ＲＯＭＩ ６へ必要なマイクロコードを書き込む。
入力し、消去、書き込み制御回路１７が動作し、フラッ
シュＥ” ＦＲＯＭＩ ６に書き込むのに必要な信号及
びデータ１４を出力する。そして、フラッシュＥ” Ｆ
ＲＯＭＩ ６へ必要なマイクロコードを書き込む。
書き込みが終了すると、消去、書き込みに必要な部分１
４〜１９は回路的に分離されて、ＣＰＵとして動作する
。
４〜１９は回路的に分離されて、ＣＰＵとして動作する
。
以上のようにこの発明によれば、ＣＰＵマイクロコード
（命令）をフラッシュＥ” ＦＲＯＭに格納するように
構成したので内容の変更が可能になり、しかも安価なパ
ッケージを使用できる効果がある。
（命令）をフラッシュＥ” ＦＲＯＭに格納するように
構成したので内容の変更が可能になり、しかも安価なパ
ッケージを使用できる効果がある。
第１図は本発明による中央処理装置の一実施例を示すブ
ロック図、第２図（ａ）、 （ｂ）は本発明による中央
処理装置をパッケージに収納した状態を示す平面図及び
断面図、第３図はマイクロコンピュタの一例を示す平面
図、第４図、第５図は従来の中央処理装置の一例を示す
ブロック図、第６図（ａ）。 （ｂ）は従来の中央処理装置をパッケージに収納した状
態を示す平面図及び断面図である。 １はマイクロコードＲＯＭ、２はデコーダ、３は制御信
号、４は命令バス、５は内部ハス、６はＡＬＵ、７は命
令転送バス、８はデータバス、９はフラグバス、１０は
フラグレジスタ、１１はレジスタ、１２はマイクロコー
ドＥＰＲＯＭ、１３は書き込み制御回路、１４は制御信
号、１５は制御及びデータ信号、１６はフラッシュＥ２
ＰＲＯＭ、１７は消去、書き込み制御回路、１８は消去
信号、１９は消去信号、２１はデバイス、２２はセラミ
ック基板、２３は上蓋、２４はガラス、２５は接着剤、
２６はリード線、２７はプラスチックモールドである。 代理人 弁理士 宮園 純− 第２図 （ａ） （ｂ） 手 続 補 正 書 （自発） 第６図 平成 上平／６月 上口
ロック図、第２図（ａ）、 （ｂ）は本発明による中央
処理装置をパッケージに収納した状態を示す平面図及び
断面図、第３図はマイクロコンピュタの一例を示す平面
図、第４図、第５図は従来の中央処理装置の一例を示す
ブロック図、第６図（ａ）。 （ｂ）は従来の中央処理装置をパッケージに収納した状
態を示す平面図及び断面図である。 １はマイクロコードＲＯＭ、２はデコーダ、３は制御信
号、４は命令バス、５は内部ハス、６はＡＬＵ、７は命
令転送バス、８はデータバス、９はフラグバス、１０は
フラグレジスタ、１１はレジスタ、１２はマイクロコー
ドＥＰＲＯＭ、１３は書き込み制御回路、１４は制御信
号、１５は制御及びデータ信号、１６はフラッシュＥ２
ＰＲＯＭ、１７は消去、書き込み制御回路、１８は消去
信号、１９は消去信号、２１はデバイス、２２はセラミ
ック基板、２３は上蓋、２４はガラス、２５は接着剤、
２６はリード線、２７はプラスチックモールドである。 代理人 弁理士 宮園 純− 第２図 （ａ） （ｂ） 手 続 補 正 書 （自発） 第６図 平成 上平／６月 上口
Claims (1)
- 【特許請求の範囲】 外部からのプログラムを読み出し、命令の操作部を解読
し、各命令に対応した操作を実行する中央処理装置で、
この各命令の解読及び操作の実行をコントロールする方
式で、実際の中央処理装置内の操作をさらに細かいマイ
クロ操作へ分解し、マイクロ操作をマイクロ命令の形で
実行することによって、各命令をマイクロ操作の組合せ
で実現する中央処理装置において、 マイクロ命令がフラッシュＥ＾２ＰＲＯＭに格納されて
いることを特徴とする中央処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159358A JPH0448331A (ja) | 1990-06-18 | 1990-06-18 | 中央処理装置 |
| GB9112910A GB2246222B (en) | 1990-06-18 | 1991-06-14 | Central processing unit |
| DE19914120058 DE4120058A1 (de) | 1990-06-18 | 1991-06-18 | Zentraleinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159358A JPH0448331A (ja) | 1990-06-18 | 1990-06-18 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448331A true JPH0448331A (ja) | 1992-02-18 |
Family
ID=15692101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2159358A Pending JPH0448331A (ja) | 1990-06-18 | 1990-06-18 | 中央処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0448331A (ja) |
| DE (1) | DE4120058A1 (ja) |
| GB (1) | GB2246222B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793774A (en) * | 1994-11-04 | 1998-08-11 | Fujitsu Limited | Flash memory controlling system |
| KR100320360B1 (ko) * | 1993-07-29 | 2002-04-22 | 페레고스 조지, 마이크 로스 | 원격재프로그램이가능한마이크로콘트롤러용프로그램메모리 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2075729B (en) * | 1980-05-12 | 1984-08-08 | Suwa Seikosha Kk | Microprogramm control circuit |
| GB2138978A (en) * | 1983-03-19 | 1984-10-31 | Fabri Tek International Bv | Digital computer memory |
| WO1987005420A1 (en) * | 1986-03-10 | 1987-09-11 | Data Card Corporation | Smart card apparatus and method of programming same |
| US4825356A (en) * | 1987-03-27 | 1989-04-25 | Tandem Computers Incorporated | Microcoded microprocessor with shared ram |
| EP0316549A2 (en) * | 1987-11-03 | 1989-05-24 | Motorola, Inc. | A single-chip microprocessor having secure on-chip PROM |
| GB8901932D0 (en) * | 1989-01-28 | 1989-03-15 | Int Computers Ltd | Data processing system |
| JPH04114289A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | マイクロコンピュータ集積回路装置のデータ書換え回路 |
-
1990
- 1990-06-18 JP JP2159358A patent/JPH0448331A/ja active Pending
-
1991
- 1991-06-14 GB GB9112910A patent/GB2246222B/en not_active Expired - Fee Related
- 1991-06-18 DE DE19914120058 patent/DE4120058A1/de not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320360B1 (ko) * | 1993-07-29 | 2002-04-22 | 페레고스 조지, 마이크 로스 | 원격재프로그램이가능한마이크로콘트롤러용프로그램메모리 |
| US5793774A (en) * | 1994-11-04 | 1998-08-11 | Fujitsu Limited | Flash memory controlling system |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4120058A1 (de) | 1991-12-19 |
| GB2246222A (en) | 1992-01-22 |
| GB9112910D0 (en) | 1991-07-31 |
| GB2246222B (en) | 1994-08-17 |
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