JPH01161920A - Ｔｔｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＴＴＬ回路、特に、出力トランジスタの出力特性の改善
を図るＴＴＬ回路の構成に関し、出力波形においてアン
ダーシュート、リンギングあるいはノイズが生じるのを
防止し、高性能かつ高信頬度の動作を得ることを目的と
し、■エミッタが低電位の第１の電源ラインに接続され
、コレクタより出力信号が得られる出力トランジスタ、
または■複数のエミッタを有し、該複数のエミッタのう
ち少なくとも１つの特定のエミッタが低電位の第２の電
源ラインに接続され且つ残りのエミッタが該第１の電源
ラインに接続され、コレクタより出力信号が得られる出
力トランジスタと、高電位の電源ラインからの電圧供給
を受け、入力信号に応答して前記出力トランジスタのベ
ースに対し該電圧に基づく電流の供給または遮断を行う
ベース駆動回路とを具備し、■の場合には出力トランジ
スタのベースと第２の電源ラインとの間に電荷バイパス
手段を設け、■の場合には出力トランジスタの前記特定
のエミッタを利用し、それによって、出力トランジスタ
のオン・オフ時にそのベースに過渡的に現れる電荷を第
２の電源ラインにバイパスさせるように構成する。

〔産業上の利用分野〕

本発明は、トランジスタ・トランジスタ論理回路（Ｔｒ
ａｎｓｉｓｔｏｒ　Ｔｒａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ
　ｃｉｒｃｕｉｔ；以下、ＴＴＬ回路と称する）に関し
、特に、出力トランジスタの出力特性の改善を図るＴＴ
Ｌ回路の構成に関する。

〔従来の技術〕

第６図には、従来知られている典型的なＴＴＬ回路の一
構成例が示される。このＴＴＬ回路は、主な回路素子と
して、出力トランジスタＴＩと、エミッタが該トランジ
スタのベースに接続され且つコレクタが抵抗器Ｒ３を介
して電源ラインＶｃｃに接続されたフェーズスプリンタ
トランジスタＴ２と、入力信号Ｖｉの変化をダイオード
Ｄを介して該フェーズスプリッタトランジスタのベース
に伝達する入力トランジスタＴ３とを含んでいる。また
、トランジスタＴ４　、　Ｔ５および抵抗器Ｒ５，Ｒ６
はオフバッフ１回路を構成し、該回路は、出力Ｖｏが“
し”レベルから“Ｈ”レベルに変化する時にその立上が
りを早める機能を有している。なお、出力トランジスタ
Ｔ１のコレクタ、すなわち出力端子ＯＵＴには被駆動回
路（図示せず）が接続される。従って、この被駆動回路
は出力トランジスタＴＩのオン・オフ動作によって駆動
されることになる。

なお、Ｇｏは、本ＴＴＬ回路が形成される半導体チップ
を収容するパッケージの外部接地（グランド）用ピンを
示し、破線で示されるＬは、チップ上のグランドライン
ＧＮＤを外部ピンＧｏと接続するボンディングワイヤ等
の等価インダクタンスを表わしている。

第６図に示される回路構成例では、 ■入力信号Ｖｉが“し”レベルにある時は、入力トラン
ジスタＴ３はオン状態、トランジスタＴ２はオフ状態、
従って、出力トランジスタＴ１もオフ状態にあるので、
出力Ｖｏは“１１”レベルにある。逆に、■入力信号Ｖ
ｉが“Ｈ”レベルにある時は、入力トランジスタＴ３は
オフ状態、トランジスタＴ２は、電源Ｖｃｃから抵抗器
Ｒ４およびダイオードＤを介してベース電流の供給を受
けるのでオン状態、従って、出力トランジスタＴ１は、
電源Ｖｃｃから抵抗器Ｒ３およびトランジスタＴ２を介
してベース電流Ｉ、の供給を受け、オン状態にあるので
、出力ｖＯは“し”レベルにある。

従って、第６図のＴＴＬ回路は全体としてインバータの
機能を果たす。この場合、入力信号Ｖｉが“Ｌ″レベル
ら“■”レベルに変化した時点で出力トランジスタＴ１
はターンオンするが、このターンオンはベース電流■、
の供給によって行われる。

しかも、駆動されるべき負荷が大きくなるとそれに応じ
て出力トランジスタＴ１の駆動能力を高める必要があり
、これに対処するためにはベース電流１＋ｔを増大させ
る必要がある。

〔発明が解決しようとする問題点〕

上述した従来形のＴＴＬ回路においては、特に出力が“
Ｈ”レベルから“Ｌ”レベルに変化した時に問題が生じ
る。この時点における出力特性の波形が第７図に示され
る。

出力がＨ”レベルから“し”レベルに変化する時点、す
なわち出力トランジスタＴＩがオフ状態からオン状態に
遷移する時は、出力トランジスタＴ１の応答時間の間、
過渡的に大きなベース電流が流れ、そのｈｆｔａ倍に増
幅されたかなり大きなコレクタ電流が、出力端子からト
ランジスタＴ１およびグランドラインＧＮＤを介して外
部グランドＧｏに向かって急激に流れる。この時、ＧＮ
ＤとＧｏの間の等価インダクタンスの誘導作用により、
同図に破線で示されるようにグランドラインの電位レベ
ルが過渡的に変動し、この影響で出力トランジスタＴ１
のベース電位ｖ３も過渡的に変動する。

これによって、出力Ｖｏの波形が外部グランドＧ。

のレベル以下のレベルに過渡的にアンダーシュートした
り、あるいは、ベース電流が比較的大きい場合には該出
力Ｖｏの波形にリンギングが生じ、その結果、次段回路
つまり被駆動回路の誤動作を招くという問題が生じる。

この場合、ＧＮＤの電位レベルも過渡的に変動するので
、グランドラインＧＮＤに接続される他の回路も誤動作
するという可能性がある。また、急激な電流変化により
、電磁波が発生してノイズをひき起こすという問題も生
じる。これは、ベース電流の値が大きくなればなるほど
、より一層顕著に現れ、ＴＴＬ回路としての性能、ひい
ては動作信頼度が低下することを意味するので、好まし
いことではない。

本発明は、上述した従来技術における問題点に鑑み創作
されたもので、出力波形においてアンダーシュート、リ
ンギングあるいはノイズが生じるのを防止し、高性能か
つ高信頼度の動作を得ることができるＴＴＬ回路を提供
することを目的としている。

〔問題点を解決するための手段、および作用〕上述した
従来技術における問題点は、特に出力トランジスタのベ
ース電位が上昇する時に、該トランジスタがオンするに
充分な電位を越えて該ベース電位が過渡的に上昇するの
を抑制するような手段を設けることにより、解決される
。

従って、本発明の１つの形態によれば、半導体チップ上
に形成されたＴＴＬ回路であって、エミッタが低電位の
第１の電源ラインに接続され、コレクタより出力信号が
得られる出力トランジスタと、高電位の電源ラインから
の電圧供給を受け、入力信号に応答して前記出力トラン
ジスタのベースに対し該電圧に基づく電流の供給または
遮断を行うベース駆動回路と、前記出力トランジスタの
ベースと低電位の第２の電源ラインとの間に接続された
電荷バイパス手段とを具備し、該電荷バイパス手段は、
前記ベース駆動回路が前記出力トランジスタのベースに
電流の供給を行う時に該ベースに過渡的に現れる余分の
電荷を前記低電位の第２の電源ラインにバイパスさせる
ようになっているＴＴＬ回路が提供される。

また、本発明の他の形態によれば、半導体装置プ上に形
成されたＴＴＬ回路であって、複数のエミッタを有し、
該複数のエミッタのうち少なくとも１つの特定のエミッ
タが低電位の第１の電源ラインに接続され且つ残りのエ
ミッタが低電位の第２の電源ラインに接続され、コレク
タより出力信号が得られる出力トランジスタと、高電位
の電源ラインからの電圧供給を受け、入力信号に応答し
て前記出力トランジスタのベースに対し該電圧に基づく
電流の供給または遮断を行うベース駆動回路とを具備し
、該出力トランジスタは、該ベース駆動回路が該出力ト
ランジスタのベースに電流の供給を行う時に該ベースに
過渡的に現れる余分の電荷を前記特定のエミッタを介し
て前記低電位の第１の電源ラインにバイパスさせるよう
になっているＴＴＬ回路が提供される。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としてのＴＴＬ回路の回路
構成が示される。このＴＴＬ回路の特徴は、出力トラン
ジスタＴ１のベースとグランド（接地）ラインＧＮＤ２
　（ＯＶ）との間に順方向にダイオードＤＩを接続した
ことにある。このダイオードの具体的な作用については
、後で詳述する。

第１図において、出力トランジスタＴ１はショットキー
ダイオードクランプ形のＮＰＮトランジスタからなり、
そのエミッタはグランドラインＧＮＤＩ（Ｏｖ）に接地
され、コレクタは出力端子ＯＵＴに接続されている。こ
のグランドラインＧＮＤＩは、本実施例の回路が形成さ
れる半導体チップ上で前述のグランドラインＧＮＤ２か
ら分離して形成されており、また、後で説明するように
等価インダクタンスＬを介してチップ外部の接地用ピン
（グランドビン）Ｇｏに接続されている。出力トランジ
スタＴ１のベースは、ショットキーダイオードクランプ
形のＮＰＮトランジスタＴ２のエミッタに接続され、ま
た、前述のダイオードＤ１を順方向に介してグランドラ
インＧＮＤ２に接地されると共に、抵抗器Ｒ１を介して
グランドラインＧＮＤ２に接地されている。ここで、ダ
イオードＤ１は、該ダイオードの順方向電圧降下■、が
出力トランジスタＴ１のベース・エミッタ間電圧■、よ
りも大きくなるように選定される　（■。

＞Ｖｍり。これは、例えば該ダイオードのサイズを出力
トランジスタＴＩのサイズより小さく設計することで容
易に得られる。

トランジスタＴ２はフェーズスプリッタトランジスタと
して機能し、そのベースは、抵抗器Ｒ２を介してグラン
ドラインＧＮＤ２に接地されると共に、ショットキーバ
リヤダイオードＤのカソードに接続されている。トラン
ジスタＴ２のコレクタは抵抗器Ｒ３を介して電源ライン
Ｖｃｃ　（５Ｖ）に接続されている。

Ｔ３は入力端子ＩＮに印加された人力信号Ｖｉに応答す
る入力トランジスタであって、該トランジスタＴ３はシ
ョットキーダイオードクランプ形のＰＮＰトランジスタ
の形態を有している。この入力トランジスタＴ３のコレ
クタはグランドラインＧＮＤ２に接地され、エミッタは
、抵抗器Ｒ４を介して電源ラインＶｃｃに接続されると
共に、ショットキーバリヤダイオードＤのアノードに接
続されている。

トランジスタＴ２、Ｔ３、抵抗器Ｒ１−Ｒ４、およびダ
イオードＤによりベース駆動回路ＢＤが構成され、この
ベース駆動回路ＢＤは全体として、入力信号Ｖｉに応答
して出力トランジスタＴ１のベースに対し電源電圧Ｖｃ
ｃに基づく電流の供給または遮断を行う機能を有してい
る。

また、出力端子ＯＵＴと電源ラインＶｃｃとの間にはオ
フバッファ回路ＯＢが接続され、このオフバッファ回路
は、ダーリントン接続されたショットキーダイオードク
ランプ形のＮＰＮトランジスタＴ４およびＮＰＮ　トラ
ンジスタＴ５と、抵抗器Ｒ５およびＲ６とにより構成さ
れている。オフバッファ回路ＯＢは、出力Ｖｏが“Ｌ”
レベルから“１１”レベルに変化する時にその立上がり
を早める機能を有している。

第２図には第１図のＴＴＬ回路が形成された半導体チッ
プを収容するパッケージの構造が模式断面的に示される
。

第２図において、２０はＴＴＬ回路が形成された半導体
チップを示し、該チップ２０はパッケージ２１内でステ
ージ２２上に搭載されている。半導体チップ２０上にお
いて各電源ライン（グランドラインを含む）はそれぞれ
対応のポンディングパッド（図示せず）に集約され、さ
らに各ポンディングパッドは、周知の方法によりそれぞ
れボンディング用ワイヤ２３を介して、パッケージ２１
の対応の外部ピンに接続されている。これらの外部ピン
のうち、図中Ｇｏで示される外部ピンは前述の接地用ピ
ンに対応する。また、破線で示されるＬは、ボンディン
グ用ワイヤ２３のインダクタンス、外部ピンＧｏのリー
ドインダクタンス等を等価的に表わしたものであり、第
１図に破線で示される等価インダクタンスしに対応して
いる。

次に、第１図のＴＴＬ回路の動作について説明する。

■入力信号Ｖｉが“ＩＩ“レベルから“Ｌ″レベル変化
した時 まず、入力信号Ｖｉが″Ｈ’レベルの時は、入力トラン
ジスタＴ３はオフ状態、トランジスタＴ２はオン状態、
従って、出力トランジスタＴ１は、電源ラインＶｃｃか
ら抵抗器Ｒ３およびトランジスタＴ２を介してベース電
流！Ｂの供給を受け、オン状態にあるので、出力Ｖｏは
１Ｌ”レベルにある。

この状態で、入力信号ｖｉ、Ｉ！ｌ（“Ｌ”レベルに変
化すると、トランジスタＴ３はオンし、トランジスタＴ
２はオフし、トランジスタＴ１は、ベース電荷が抵抗器
Ｒ１を介してグランドラインＧＮＤ２に放電されるため
、オフに転する。

一方、フェーズスプリッタトランジスタＴ２がオフする
と、オフバッファ回路０８内のトランジスタＴ４のベー
ス電位が上昇するので、該トランジスタＴ４はオン状態
となり、これを受けてトランジスタＴ５もオン状態とな
り、出力トランジスタＴ１のコレクタ電位をひき上げる
。

従って、このオフバッファ回路ＯＢの作用と上述の出力
トランジスタＴ１のオフ動作との相乗作用により、出力
Ｖｏは瞬時にＨ”レベルに変化する。

■入力信号Ｖｉが“Ｌ”レベルから“１１″レベルニ変
化した時（第３図の波形図参照；但し第３図の例示は５
０ｐＦ／ｌｋΩの負荷に対して５ＰＩＣＥシミユレーシ
ヨン法を適用した場合） 入力信号Ｖｉが“Ｌ″レベル時は、入力トランジスタＴ
３はオン状態、トランジスタＴ２はオフ状態、従って、
出力トランジスタＴ１はオフ状態にあるので、該出力ト
ランジスタＴｌのベース電位Ｖ、はほぼグランドレベル
にあり、そのコレクタ電位すなわち出力Ｖｏは“ＩＩ”
レベルにある。

この状態で、入力信号Ｖｉが“１１”レベルに変化する
と、トランジスタＴ３はオフし、トランジスタＴ２はオ
ンする。この時、出力トランジスタＴ１のベースには、
主として抵抗器Ｒ３の抵抗値によって決まる電流が電源
ラインＶｃｃから該抵抗器Ｒ３およびトランジスタＴ２
を介して一気に流れ込もうとする。

従って、出力トランジスタＴ１のベース電位ｖｌｌが急
激に上昇しようとする。

ところが本実施例では、出力トランジスタＴ１のエミツ
タが接続されているグランドラインＧＮＤＩとは回路的
に切り離されている別のグランドラインＧＮＤ２と該出
力トランジスタＴ１のベースとの間にダイオードＤ１が
接続されており、しかもこのダイオードＤ１の順方向電
圧降下■、は出力トランジスタＴＩのベース・エミッタ
間電圧Ｖ、よりも大きくなるように（ＶＦ　＞Ｖａｔ）
選定されているので、該ベース上に過渡的に現れる余分
の電荷、すなわち（ＶＦ−Ｖａｔ）に相当する電荷はダ
イオードＤ１を介してグランドラインＧＮＤ２に瞬時に
放電される。

従って、出力トランジスタＴｌ側は、過渡的にコレクタ
電流を導通してグランドラインＧＮＤＩの電位レベルを
もち上げそうになった瞬間に、ダイオードＤ１によって
ベース電流がグランドラインＧＮＤ２にバイパスされる
ようになっており、それによって、それ以上過大にコレ
クタ電流が流れなくなるようになっている。この結果、
グランドラインＧＮＤＩの電位はレベル変動せず、安定
し、出力トランジスタＴＩのベース電位Ｖ、もリンギン
グを伴うことなく安定して所定レベル（約０．８Ｖ）に
立ち上がる。

同時に、出力Ｖｏもアンダーシュート、リンギング等を
伴うことなく、安定に１Ｌ″レベル（約０．２Ｖ）に変
化する。

このように、出力トランジスタＴ１のベースには該トラ
ンジスタがオンするに充分な最少限の電流のみが流入す
るように構成されているので、従来形（第７図参照）に
見られるように等価インダクタンスＬの誘導作用に起因
してグランドレベルが過渡的に変動するといった不都合
な状況を回避することが可能となる。これによって、グ
ランドラインに接続される他の回路が誤動作するという
可能性を除去することができる。また、アンダーシュー
ト、リンギング等の発生が抑制されるので、次段の回路
が誤動作するといった不都合は解消され得る。これは、
ＴＴＬ回路全体としての動作信頼度を高めるのに寄与す
るものである。

第４図には本発明の他の実施例としてのＴＴＬ回路の構
成が一部プロック的に示される。

第４図のＴＴＬ回路が第１図のＴＴＬ回路と構成上界な
る点は、出力トランジスタとしてマルチエミッタ（本実
施例では２個のエミッタ）型トランジスタ肘を用いたこ
と、そして該トランジスタの特定のエミッタＥ２がグラ
ンドラインＧＮＤ２に接続され、他方のエミッタＥｌが
グランドラインＧＮＤＩに接続されていることである。

第４図のＴＴＬ回路の作用上の特徴は、該特定のエミッ
タＥ２に、第１図実施例におけるダイオードＤ１と等価
的な役割を負わせたことにある。

第５図（ａ）〜（ｃ）には、第４図におけるマルチエミ
ッタ型出力トランジスタの半導体チップ上での配置形態
の一例が示され、（ａ）は平面図、（ｂ）はＢ−Ｂ線断
面図、（ｃ）はＣ−Ｃ線断面図を示す。

第５図において、５１はｐ型の半導体基板、５２はｎ°
型の埋込み層、５３は素子分離領域を形成するためのｐ
型のエピタキシャル層、５４はトランジスタ素子を形成
するためのｎ型のエピタキシャル層、５５はコレクタ領
域を形成するためのｎ゛型の拡散層、５６はベース領域
を形成するためのｐ゛型の拡散層であって、ｎ型のエピ
タキシャル層５４内に形成されている。５７および５８
はそれぞれ「特定の」エミッタ（Ｅ２）領域、「残りの
」エミッタ（Ｅ１）領域を形成するためのｎ゛型の拡散
層である。また、５９は絶縁層、６０はコレクタ電極、
６エはベース電極、６２は「特定の」エミッタ電極、６
３は「残りの」エミッタ電極を示す。

なお、上述した各実施例においてはオフバッファ回路Ｏ
Ｂを用いた場合について説明したが、これは必ずしも必
要ではなく、オープンコレクタ形式としてもよい。この
場合には、次段回路（被駆動回路）によって出力Ｖｏの
レベルが″Ｈルベルに立上げられる。

また、上述した各実施例では入力信号が１つの場合のＴ
ＴＬ回路（インバータ回路）について説明したが、それ
に限らず、例えば２つの入力信号を組み合わせてＴＴＬ
回路をノアゲートとして機能させることも可能である。

他に種々の変形が本発明の要旨から逸脱することなく容
易になされ得ることは、当業者にとって明らかであろう
。

〔発明の効果〕

以上説明したように本発明のＴＴＬ回路によれば、出力
波形においてアンダーシュート、リンギング等が生じる
のを防止することができ、ＴＴＬ回路全体として高性能
かつ高信顛度の動作を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのＴＴＬ回路の構成を
示す回路図、 第２図は第１図のＴＴＬ回路が形成された半導体チップ
を収容するパッケージの構造を模式的に示す断面図、 第３図は第１図における出力トランジスタのスイッチン
グ時のコレクタ電極およびベース電位の変化を示す波形
図、 第４図は本発明の他の実施例としてのＴＴＬ回路の構成
を一部ブロック的に示す回路図、第５図（ａ）〜（ｃ）
は第４図におけるマルチエミッタ型出力トランジスタの
半導体チップ上での配置形態の一例を示し、（ａ）は平
面図、（ｂ）はＢ−Ｂ線断面図、（ｃ）はＣ−Ｃ線断面
図、第６図は従来形の一例としてのＴＴＬ回路の構成を
示す回路図、 第７図は第６図における出力トランジスタのスイツチン
グ時のコレクタ電位およびベース電位の変化を示す波形
図、 である。 （符号の説明） Ｔ１・・・出力トランジスタ、ＢＤ・・・ベース駆動回
路、Ｄｌ・・・電荷バイパス手段、 ＭＴ・・・マルチエミッタ型出力トランジスタ、Ｅｌ、
Ｅ２・・・トランジスタＭＴのエミッタ、ＧＮＤＩ　、
　ＧＮＤ２・・・低電位の電源ライン、Ｖｃｃ・・・高
電位の電源ライン、 Ｖｉ・・・入力信号、　　　　Ｖｏ・・・出力信号、Ｇ
ｏ・・・外部接地用ビン、　２０・・・半導体チップ、
２１・・・パフケージ、 ２３・・・ボンディング用導体。 コ・ｒ、Ｌ 司 第１図 第２図 ？？４図 ■ （： Ｌ Ｏ／ｌし 、ノ 従来形の一例としてのＴＴＬ回路の構成を示す回路図第
６図 一時間（ｎＳ） 第１図における出力トランジスタのスイッチング時のコ
レクタ電位およびベース電位の変化を示す波形図−一時
間（ｎＳ）

Claims (1)

1. 【特許請求の範囲】 １、半導体チップ（２０）上に形成されたＴＴＬ回路で
   あって、 エミッタが低電位の第１の電源ライン（ＧＮＤ１）に接
   続され、コレクタより出力信号（Ｖｏ）が得られる出力
   トランジスタ（Ｔ１）と、 高電位の電源ライン（Ｖｃｃ）からの電圧供給を受け、
   入力信号（Ｖｉ）に応答して前記出力トランジスタのベ
   ースに対し該電圧に基づく電流の供給または遮断を行う
   ベース駆動回路（ＢＤ）と、 前記出力トランジスタのベースと低電位の第２の電源ラ
   イン（ＧＮＤ２）との間に接続された電荷バイパス手段
   （Ｄ１）とを具備し、 該電荷バイパス手段は、前記ベース駆動回路が前記出力
   トランジスタのベースに電流の供給を行う時に該ベース
   に過渡的に現れる余分の電荷を前記低電位の第２の電源
   ラインにバイパスさせるようになっているＴＴＬ回路。 ２、前記電荷バイパス手段はダイオード（Ｄ１）を含む
   、特許請求の範囲第１項記載のＴＴＬ回路。 ３、前記低電位の第１の電源ライン（ＧＮＤ１）および
   第２の電源ライン（ＧＮＤ２）は、それぞれグランドレ
   ベルに設定され、前記半導体チップ（２０）上で互いに
   分離して形成されている、特許請求の範囲第２項記載の
   ＴＴＬ回路。 ４、前記半導体チップ（２０）上に形成された低電位の
   第１の電源ライン（ＧＮＤ１）は、該半導体チップを収
   容するパッケージ（２１）の外部接地用ピン（Ｇｏ）に
   ボンディング用導体（２３）を介して接続されている、
   特許請求の範囲第３項記載のＴＴＬ回路。 ５、半導体チップ（２０）上に形成されたＴＴＬ回路で
   あって、 複数のエミッタを有し、該複数のエミッタのうち少なく
   とも１つの特定のエミッタ（Ｅ２）が低電位の第１の電
   源ライン（ＧＮＤ２）に接続され且つ残りのエミッタ（
   Ｅ１）が低電位の第２の電源ライン（ＧＮＤ１）に接続
   され、コレクタより出力信号（Ｖｏ）が得られる出力ト
   ランジスタ（ＭＴ）と、 高電位の電源ライン（Ｖｃｃ）からの電圧供給を受け、
   入力信号（Ｖｉ）に応答して前記出力トランジスタのベ
   ースに対し該電圧に基づく電流の供給または遮断を行う
   ベース駆動回路（ＢＤ）とを具備し、該出力トランジス
   タは、該ベース駆動回路が該出力トランジスタのベース
   に電流の供給を行う時に該ベースに過渡的に現れる余分
   の電荷を前記特定のエミッタを介して前記低電位の第１
   の電源ラインにバイパスさせるようになっているＴＴＬ
   回路。 ６、前記低電位の第１の電源ライン（ＧＮＤ２）および
   第２の電源ライン（ＧＮＤ１）は、それぞれグランドレ
   ベルに設定され、前記半導体チップ（２０）上で互いに
   分離して形成されている、特許請求の範囲第５項記載の
   ＴＴＬ回路。 ７、前記半導体チップ（２０）上に形成された低電位の
   第２の電源ライン（ＧＮＤ１）は、該半導体チップを収
   容するパッケージ（２１）の外部接地用ピン（Ｇｏ）に
   ボンディング用導体（２３）を介して接続されている、
   特許請求の範囲第６項記載のＴＴＬ回路。