JPS6027227A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS6027227A
JPS6027227A JP58134433A JP13443383A JPS6027227A JP S6027227 A JPS6027227 A JP S6027227A JP 58134433 A JP58134433 A JP 58134433A JP 13443383 A JP13443383 A JP 13443383A JP S6027227 A JPS6027227 A JP S6027227A
Authority
JP
Japan
Prior art keywords
base
potential
bipolar transistor
conductivity type
logic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58134433A
Other languages
English (en)
Other versions
JPH0693626B2 (ja
Inventor
Ikuro Masuda
郁朗 増田
Masahiro Iwamura
将弘 岩村
Motohisa Nishihara
西原　元久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58134433A priority Critical patent/JPH0693626B2/ja
Priority to KR1019840004096A priority patent/KR930000479B1/ko
Priority to DE8484108673T priority patent/DE3476955D1/de
Priority to EP84108673A priority patent/EP0132822B1/en
Priority to US06/633,476 priority patent/US4661723A/en
Publication of JPS6027227A publication Critical patent/JPS6027227A/ja
Priority to US07/000,129 priority patent/US4808850A/en
Publication of JPH0693626B2 publication Critical patent/JPH0693626B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理回路に係シ、特に′電界効果トランジスタ
とバイポーラトランジスタとを組み合わせた論理回路に
関する。
〔発明の背景〕
電界効果トランジスタとバイポーラトランジスタとを組
合せて高速化と低消費電力化を図った論理回路としては
、例えば第１図に示す様なインバータ回路が知られてい
る（特開昭５４−１４８４６９号公報参照）。
このインバータ回路はＰチャンネル金属（シリコン）酸
化膜電界効果トランジスタ（以下単にＰＭＯ８と称す）
５０、Ｎチャンネル金属（シリコン）酸化膜電界効果ト
ランジスタ（以下単にＮＭＯ８と称す）５１、ＮＰＮバ
イボーラトランジスタ（以下単にＮＰＮと称す）５３、
ＰＮＰバイポーラトランジスタ（以下単にＰＮＰと称す
）５４から構成される。この回路に於いては、入力５５
が（Ｌ、　Ｏ＃レベルの時、ＰＭＯ８５０はオンとな［
ＮＭＯ８５１はオフとなる。したがってＮＰＮ　５３と
ＰＮＰ５４のベース電位が上昇し、ＮＰＮ５３はオンと
な、りＰＮＰ５４はオフとなり、出力５６はＬｌ、１１
ルベルとなる。入力５５がＬ（Ｉ　ＩＰレベルの時、Ｐ
ＭＯ８５０はオフとなシＮＭＯ８５１はオンとなる。し
たがってＮＰＮ５３とＰＮＰ５４のベース電位が低下し
、ＮＰＮ５３はオフとなシＰＮＰ５４はオンとな９、出
力５６は０”レベルとなる。
しかし、バイポーラトランジスタがＮＰＮ５３とＰＮＰ
５４の相補型を用いておシ、そのスイッチング特性を合
わせるのが困難であｐｌまたＰＮＰ５４を用いているた
め、出力信号５６の立下シが遅くなるという欠点があっ
た。これは、ＰＮＰはＮＰＮよりも、遮断周波数や電流
増幅率等の性能が落ちるためである。
また、第２図（ａ）に示すような２人力ＮＯＲゲート回
路も知られている（　Ｉ３Ｅ　、　Ｔｒａｎｓ、　ＥＩ
ｅｃｔｒｏｎＤｅｖｉｃｅｓ、　ｖｏムＥＤ　１６　、
Ａ、１１．　ｐｐ、　９４５　９５１゜Ｎｏｖ、　１９
６９　）。これは第２図（ｂ）に示すＰＭＯ８２００，
２０１及びＮＭＯ８２０２，２０３よシなるＣ−ＭＯ８
）ランジメタＮＯＲゲート回路にＮＰＮ３０１，３０２
を組合わせたものであるが、この２人力ＮＯＲゲート回
路ではＮＰＮ３０１　。
３０２がオフになるとき、ベースに蓄積した少数電荷を
強制的に抜取る手段がないため該ＮＰＮ３０１．３０２
がオフに切換わる時間が長くなる。
そのため第１．第２のＮＰＮ３０１，３０２がともにオ
ンとなる状態が長く続き、消費電力が増加するだけでな
くスイッチング時間も遅くなる。
これらの問題を解決するものとして、本発明者等は先に
特願昭５７−１１９８１５　号として、第３図（ａ）に
示すインバータ回路、第３図（ｂ）に示す２人力ＮＡＮ
Ｄ回路等の論理回路を提案している。
第３図に於いて、ＮＰＮ３１．３２と、ＮＰＮ３１．３
２がオフになるとき、ベースに蓄積した電荷を抜取る手
段としてＮＰＮ３１，３２のベースとエミッタとの間に
設けられる抵抗４１．４２と、相補動作を行なうＰＭＯ
８Ｉ及びＮＭＯ８２とを組合せることによシ、入力に応
じていずれか一方のＮＰＮが動作する。したがって、切
換時以外には電源電流が流れないというＣＭＯ８の特徴
がそのまま維持される上に、出力はバイポーラトランジ
スタによつし大きな負荷駆動能力を備え、負荷によらず
高速動作を実現できることが確認されている。
しかし、第３区の回路ではＰＭＯＳ　側において、ＰＭ
Ｏ８１及びＮＰＮ３１の寄生容量により、ＮＰＮ３１に
ベース電流が流れ、出力のＨｉｇｈからＬＯＷへの切換
時に２つのＮＰＮ３１，３２’ｚ通って大きな′電源電
流が流れると共に、出力がＬＯＷから１（ｉｇｈへ切換
わる時には、ＰＭＯ８１からＮＰＮトランジスタ３１の
ベースに流れるべき電流が抵抗４１に分流され、ＮＰＮ
３１が十分に駆動されない問題がある。したがって、バ
イポーラ、ＣＭＯ８各々の９徴を完全に活かした低消費
電力性と高速性が得られないという欠点がある。
〔発明の目的〕
本発明の目的は、以上述べた様な従来の論理回路の欠点
を除去し、電界効果トランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の論理回路を提供する
ことにある。
〔発明の概要〕
上記目的を達成する本発明論理回路の第１の特徴とする
ところは、一方導電型のコレクタが第１の電位に、一方
導電型のエミッタが出力に接続される第１のバイポーラ
トランジスタと、一方導電型のコレクタが上記出力に、
一方導電型のエミッタが第２の電位に接続される第２の
バイポーラトランジスタと、ゲートが入力に、ソースが
第３の電位に、ドレインが上記第１のバイポーラトラン
ジスタの他方導電型のベースに接続される他方導電型電
界効果トランジスタと、ゲートが上記入力に、ドレイン
が直接上記第１のバイポーラトランジスタのベースに、
ソースが上記第２のバイポーラトランジスタの他方導電
型のベースに接続される−芳醇電型電界効果トランジス
タとを具備することにある。
本発明論理回路の第２の特徴とするところは、−芳醇電
型のコレクタが第１の電位に、−芳醇電型のエミッタが
出力に接続される第１のバイポーラトランジスタと、−
芳醇電型のコレクタが上記出力に、−芳醇電型のエミッ
タが第２の電位に接続される第２のバイポーラトランジ
スタと、ｋ個（ｋ≧２）の入力と、各ゲートがそれぞれ
異なる上記入力に、各ソース及び各ドレインが第３の電
位と上記第１のバイポーラトランジスタの他方導゛電型
のベースとの間に並列にそれぞれ接続されるに個の他方
導電型電界効果トランジスタと、各ゲートがそれぞれ異
なる上記入力に、各ドレイン及び各ソースが上記第１の
バイポーラトランジスタのベースと上記第２のバイポー
ラトランジスタの他方導電型のベースとに直接、直列に
それぞれ接続されるに個の一芳醇電型電界効果トランジ
スタとを具備することにある。
本発明論理回路の第３の特徴とするところは、−芳醇電
型のコレクタが第１の電位に、−芳醇電型のエミッタが
出力に接続される第１のバイポーラトランジスタと、−
芳醇電型のコレクタが上記出力に、−芳醇電型のエミッ
タが第２の電位に接続される第２のバイポーラトランジ
スタと、ｋ個（ｋ≧２）の入力と、各ゲートがそれぞれ
異なる上記入力に、各ソース及び各ドレインが第３の電
位と上記第１のバイポーラトランジスタの他方導電型の
ベースとに直接、直列にそれぞれ接続されるに個の他方
導電型電界効果トランジスタと、各ゲートがそれぞれ異
なる上記入力に、各ドレイン及び各ソースが上記第１の
バイポーラトランジスタのベースと上記第２のバイポー
ラトランジスタの他方導電型のベースとに並列にそれぞ
れ接続されるに個の一芳醇電型電界効果トランジスタと
全具備することにある。
尚、本発明でいう「直接接続」とは、配線抵抗程度の抵
抗を介して接続することをも含むものである。
本発明に於いては、ＰＭＯ８又は第１のバイポーラトラ
ンジスタの寄生容量に対する電流を直接−芳醇型温の電
界効果トランジスタに流し、切換時の電流を減少させる
と共に、他方導電型の電界効果トランジスタが動作した
時に、この電流が第２のバイポーラトランジスタのベー
ス以外に流れるのを防止し、低消費電力化と高速化とを
実現する本発明の他の目的及び特徴は、以下に述べる実
施例の説明から明らかとなろう。
〔発明の実施例〕
（実施例１） 第４図は本発明の第１の実施例となるインバータ回路で
ある。
蕗４図に於いて、３１はＮ壓コレクタＣ，Ｐ型ベース７
３．Ｎ漫エミッタＥを有し、コレクタＣが第１の電位■
１に、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮバイポーラトランジスタ（以下単に第１のＮＰＮ
と称す）、３２はＮ型コレクタＣ，Ｐ型ベースＢＸＮ型
エミックＥを有し、コレクタＣが出力端子１０１に、エ
ミッタＥが第２の電位■２に接続される第２のＮＰＮバ
イポーラトランジスタ（以下単に第２のＮＰＮと称す）
、１１はゲートＧが入力端子１００に、ソースＳが第３
の電位Ｖ３に、ドレインＤが第１のＮＰＮ３１のベース
Ｂに接続されるＰＭＯ８，２１はゲートＧが入力端子１
００に、ドレインＤが直接、配線のみによって第１のＮ
ＰＮ３１のベースＢに、ソースＳが第２のＮＰＮ３２の
ベースＢに接続されるＮＭＯ８でおる。
表１は本実施例の論理動作を示すものである。
衣　１ 人力１００がＬＯＷ＜　ｔＩ　ｏ　ｔＩ　＞レベルの時
、ＰＭＯ８１１がオンとなりＮＭＯ８２１がオフとなる
。
したがってＰＭＯ８１１ｆ：通して供給される電流は、
ＮＭＯ８２１で阻止されるので、第１のＮＰＮ３１のベ
ースＢ以外には流れず第１のＮＰＮ３１（７）ベース電
位が上昇し、第１のＮＰＮ３１はオンとなる。このとき
、ＮＭＯ８２１がオフとなるので第２のＮＰＮ３２への
電流の供給が止るので第２のＮＰＮ３２はオフになる。
したがって、第１のＮＰＮ３１のエミッタ電流は出力端
子１０１に接続される負荷（図示せず）を充電し出力１
０１は急速にＨｉｇｈ　（“’　１　”　）レベルとな
る。− 人力１００がＨｉ　ｇｈ　＜　１１１９１　）レベルの
時、１）ＭＯＳ　１１がオフとなりＮＭＯ８２１がオン
となる。
このとき、２ＭＯ８１１がオフとなるので第１のＮＰＮ
３１への電流の供給が止まるとともに、第１のＮＰＮ３
１のベースＢ及びＰＭＯ８ＩＩに蓄積された寄生容量と
しての蓄積電荷がＮＭＯ８２１のドレインＤに直接抜取
られるので、第１のＮＰＮ３１は急速にオフになる。ま
た、ＮＭＯ８２１がオンとなり、ドレインＤとソースＳ
との間が短絡されるので、前述した様な第１のＮＰＮ３
１のベースＢ及びＰＭＯ８ＩＩに蓄積された蓄積電荷の
電流が供給され第２のＮＰＮ３２は急速にオンとなる。
したがって、出力１０１は急速にＬｏＷ　（＜＠　ｏ”
）レベルとなる。
本実施例に於いては、２ＭＯ８１１のドレインＤとＮＭ
Ｏ８２１のドレインＤとが、配線のみによって直接に接
続されているので、ＰＭＯ８ＩＩがオンしたとき、定流
が総て第１のＮＰＮ３１のベースＢに流れるので、第１
ＯＮＰＮ３１が急速にオンする。また、第１のＮＰＮ３
１のベースＢ及び２ＭＯ８１１に蓄積された蓄積電荷が
直接、ＮＭＯＳ２１を介して、第２のＮＰＮ３２のベー
スＢに抜取られるので、高速化が図れ、第１のＮＰＮ３
１及び第２のＮＰＮ３２が同時にオンしている時間が従
来に比して短くな９、第１及び第３の電位Ｖ１．Ｖ３と
第２の電位■２との間の導電パスが生じることがなくな
り、消費電力が小さくなる、（実施例２） 第５図は不発明の第２の実施例となるインバータ回路で
アシ、第４図と同一符号は同−物及び相当物を示す。
本実施例に於−いては、第４図の第１の実施例と異なる
点は、出力端子１０１と第１のＮＰＮ３１のベースＢと
の間に、第１のＮＰＮ３１のＰｉベースＢとＮ型エミッ
タＥとによって形成されるＰＮ接合の整流方向とは逆の
整流方向を有する一方向性素子であるところのダイオー
ド５が設けられることである。
更に、第２のＮＰＮ３２のベースＢと第４の電位ｖ４と
なる接地電位ＧＮＤとの間に、第２のＮＰＮ３２のベー
スＢに蓄積された蓄積電荷を抜き取る抵抗４が設けられ
る。
尚、第５図に於いて、第１の電位ｖ１と第３の電位Ｖ３
とは電源電位ｖＣＣに保持し、第２の電位ｖ２と第４の
電位ｖ４は接地電位ＧＮＤに保持される。
本実施例の論理動作は表１に示す第１の実施例と同じで
ある。
第６図に本実施例の動作波形を示す。
入力がＪＩ、ｏｗからｉ（ｉｇｈに変化した場合、２Ｍ
Ｏ８１１がオンからオフへ、ＮＭＯ８２１がオンからオ
ンに移るため、両者を結ぶａ点の電位が下がシ始めると
同時に、ＮＭＯ８２１側の第２のＮＰＮ３２のベースＢ
には、ＮＭＯ８２１を通して第１のＮＰＮ３１のベース
Ｂ、ＰＭＯ８ＩＩの寄生容量となる蓄積電荷の電流及び
、ダイオード５を介して出力端子１０１からの電流が供
給され始める。したがって、第２のＮＰＮ３２にコレク
タ電流１２が流れ、出力端子１０１に接続される負荷（
図示せず）の容量が放電されて出力電圧が下がり始める
。この時、前述した如く、２ＭＯ８１１及びこれと同じ
側の第１ＯＮＰＮ３１の寄生容量となる蓄積電荷はＮＭ
Ｏ８２１を通って放電され、２ＭＯ８２１側の第１のＮ
ＰＮ３１のベースＢには流れない。したがって、この時
に第１の電位ｖ１及び第３の電位Ｖ３　（＝ＶＣＣ）か
ら第２の電位■２及び第４の′電位Ｖ４　（＝ＧＮＤ）
へ流れ、第１及び第２のＮＰＮ３１．３２を貫通する電
流（ｊｌ＋ｉ２）は極めて少ない。
一方、入力がＨｉｇｈからＬＯＷに変化する際には、２
ＭＯ８１１がオフからオンへ、ＮＭＯ８２１がオンから
オフに移るため、ａ点の電位が上がシ始めると同時に、
２ＭＯ８１１の第１のＮＰＮ３１のぺ−スＢＫＦ、Ｍ）
ｉ位置３　（−ＶＣＣ’）からＰＭＯ８１１を通して電
流が供給され始める。したがって、第１のＮ’　Ｐ　Ｎ
　３１にコレクタ電流１１が流れ、出力電圧Ａが上が９
始めるが、ＰＭＯ８１１ｆ通して供給される′直流はダ
イオード５、及びオフしつつあるＮＭｏ８２１で阻止さ
れ、第１のＮＰＮ３１のベースＢ以外には殆ど流れず、
第１のＮＰＮ３１が有効に駆動される。この時、ＮＭｏ
８２１及び第２のＮＰＮ３２の寄生容量となる蓄積電荷
は抵抗４によって抜き取られ、放電されるが、第２のＮ
ＰＮ３２のベースＢのＣ）ＮＤに対する電位の変化は極
めて少ない。このため、寄生容量の影響は少なく、第１
の電位■１及び第３の電位Ｖ３　（＝■ＣＣ）から第２
の電位■２及び第４の電位Ｖ４（−ＧＮＤ）へ流れ、第
１及び第２ＯＮＰＮ３１゜３２を貫通する電流ｌ＋＋ｉ
２も小さく抑えることができる。以上のようにして、第
５図の回路では、切換時に２つのＮＰＮ３１．３２を貫
通する第１及び第３の電位（−電源′電位ＶＣＣ）から
第２及び第４の電位（＝接地電位）への電流ｉｔ＋ｉ２
をほとんど無くシて、消費電力が減少できると共に、第
１のＮＰＮ３１のベースを有効に駆動して、高速動作を
実現することができる。
更に、本実施例に於いては、ダイオード５を設けている
ことによって、入力心圧入がＬＯＷからＨｉｇｈ即ち、
出力電圧Ａが）ｆｉｇｈからＬｏｗへ変化する際に、第
２のＮＰＮ３２のベースＢにオンとなるＮＭｏ８２１を
介して電流全供給することができるので、出力端子１０
１に接続される負荷（図示せず）が大きい場合、第４図
の第１の実施例に比して、第２のＮＰＮ３２が高速かつ
安定にオフからオンとなり、更に高速化及び低消費電力
化が図れる。
また、抵抗４を設けることによって、第２のＮＰＮ３２
がよシ高速にオンからオフとなり、更に高速化及び低消
費電力化が図れる。
第７図は、第５図に示されたインバータ回路を半導体基
体に集積化した場合の概略断面図であり、図面の対応す
る位置の下段にトランジスタや抵抗などの回路要素のシ
ンボル図が付記されている。
Ｐ型シリコンよシ斤る半導体基板７０上に熱拡散により
Ｎ＋型埋込層７１が形成される。その後、例えばエピタ
キシャル成長法によってＮ型半導体層７２が形成される
。次いで、主表面７３側よシ熱拡散によ、ＤＰ型基板材
料７０に達する深さのＰ型拡散が行われ、素子間の分離
領域７４が形成される。１）Ｍｏ８１１のソースＳ１　
ドレインＤ領域はＰ”型材料の注入により形成され、そ
れらの間に薄い酸化膜を有したゲート電極７５を有する
。ゲート電極７５の材料としては通常ポリシリコンが用
いられる。なお、２ＭＯ８１１のサブストレートである
Ｎ型半導体層７２は最高電位の電源ｖＣＣに接続される
。、ＮＭｏ８２１のソースＳ１　ドレインＤ領域はＮ型
半導体層７２に熱拡散で形成されたＰ型ウェル領域７６
にＮ＋型材料の注入にょυ形成され、それらの間に薄い
酸化膜に有したゲート電極７７を有する。なお、ＮＭｏ
５２１のサブストレートであるＰ型ウェル領域７６は最
低電位の接地電位ＧＮＤに接続される。
第１（７）ＮＰＮ３１はＮ型半導体層７２の中に熱拡散
によりＰ型ベース領域７８が形成され、さらにＰ型ベー
ス領域７８に熱拡散又は注入によりＮ＋型エミッタ領域
７９が形成される。Ｎ型半導体層７２はコレクタ領域で
あり、Ｎ＋高不純物濃度層８０によるオーミックコンタ
クトを経てＡｔ等の配線によって電源電位ＶＣＣに接続
される。
同様に第２のＮＰＮ３２のＰ型ベース領域８１、Ｎ型エ
ミッタ領域８２が形成され、Ｎ型コレクタ領域７２はＮ
＋高不純物睦度層８３にょるオーミックコンタクトを経
て配線によって第１のＮＰＮ３１のエミッタＥに接続さ
れる。
ダイオード５は第１及び第２ＯＮＰＮ３１　。
３２と同じ工程で、コレクタ、ベース、エミッタ領域が
形成され、コレクタとベースを短絡り、−ｃタイオード
のアノードとし、エミッタをカソードして作用させる。
抵抗４はＰＭＯ８１１、ＮＭｏ８２１と同じ島領域のＮ
型半導体層７２上にＰ型材料の拡散層８７によシ形成さ
れ、面積抵抗率は通常５０〜３００Ω／口である。
配線は各回路−安素間を直接、接続させるものであり、
通常アルミニウム等が用いられ、その面積抵抗皐は０．
０５〜０．１Ω／口であり、抵抗４に比して十分小さい
抵抗値である。
尚、第１の実施例及び第２の実施例に於いては、２つの
バイポーラトランジスタは同一導電型のＮＰＮのみを使
用するので、スイッチング特性を一致させ易い。
また、遮断周波数や電流増幅率が低いＰＮＰ　）ランジ
スタを使用していないので、出力信号の立下りが遅くな
ることはなくなり、高速動作可能である。
以上述べた様に本実施例によれば、バイポーラトランジ
スタとＭＯＳトランジスタ各々の特徴を活かした論理回
路を実現でき、低消費電力性と高速性を併せて実現する
ことができる。第２４図。
第２５図は本実施例によって得られる特性を同じ０ＭＯ
３又はバイポーラのトランジスタで構成したＣＭＯ３論
理回路、及びＥＣＬ論理回路と比較して示したものであ
る。第２４図は負荷−量と遅延時間との関係金示したも
ので、本実施例による回路は０ＭＯ８を大幅に上回り、
現在公表されている回路の中で最も高速のＥＣＬと同程
度の高速性を持つ。一方、第２５図は遅延時間と消費゛
電力との関係を示すもので、本実施例による回路の消費
電力は同程度の速度特性を持つＥＣＬより極めて小さく
、０ＭＯ８に近い大きさである。
また、本発明者等が本実施例と、本発明者等が先に提案
した第３図（ａ）の論理回路との、・４延時間（回路の
高速性を示す）と、消費電力とを実験的に比較したとこ
ろ、本実施例に比べて、第３図（ａ）の論理回路で抵抗
４１が４にΩの場合、遅延時間は約１．２倍、消費電力
は約２．１倍であり、また抵抗４１が８にΩの場合、遅
延時間は約１．２倍、消費電力は約２．８倍となり、本
実施例の方が　第３図（ａ）に示す論理回路より、高速
かつ低消費電力であること確認している。
（実施例３） 第８図は本発明の第３の実施例となるインバータ回路で
ある。
第８図に於いて、６１はＰ型コレクタＣ，Ｎ型ベースＢ
、Ｐ型エミ　、ツクＥを有し、コレクタＣが第１の電位
Ｖ１１に、エミッタＥが出力端子１０１に接続される第
１のＰＮＰバイポーラトランジスタ（以下単に第１のＰ
ＮＰと称す）、６２はＰ型コレクタＣ，Ｎ型ベースＢＸ
Ｐ型エミッタＥを有し、コレクタＣが出力端子１０１に
、エミッタＥが第２の電位Ｖ１２に接続される第２のＰ
ＮＰバイア」クーラトランジスタ（以下単に第２のＰ　
Ｎ　１）と称す）、１１はゲートＧが入力端子１００に
、ドレインＤが直接、配線のみによって第１のＰＮＰ６
１のベースＢに、ソースＳが第２のＰＮＰ　６２のベー
スＢに接続されるＰＭＯ８ ２１はゲートＧが入力端子１００に、ソースＳが第３の
電位Ｖ１３に、ドレインＤが第１のＰＮＰ３１のベース
Ｂに接続されるＮＭＯ８である。
本実施例は第４図に示す第１の実施例に於ける導電型を
逆にしたものであり、第１の実施例と同様な論理動作を
行ない、第１の実施例と同様な効果を奏することができ
る。
（実施例４） 第９図は本発明の第４の実施例となるインパーク回路で
あシ、第８図と同一符号は同−物及び相当物を示す。
本実施例に於いては、第８図の第３の実施例と異なる点
は、出力端子１０１と第１のＰＮＰ６１のベースＢとの
間に、第１のＰＮＰ６１のＮ型ベースＢとＰ型エミツク
Ｅとによって形成されるＰＮ接合の整流方向とは逆の整
流方向を有する一方向性素子であるところのダイオ−溜
５が設けられることである。
更に、第２のＰＮＰ６２のベースＢと第４の電位ｖ１４
となる電源電位ｖＣＣとの間に、第２のＰＮＰ６２のベ
ースＢに蓄積された蓄積電荷を抜き淑る抵抗４が設けら
れる。
尚、第９図に於いて、第１の電位Ｖ１１と第３の電位Ｖ
１３とは接地電位ＧＮＤに保持し、第２の電位ｖ１□と
第４の電位ＶＩ４は電源電位ｖｃｃに保持される。
第１０図は第９図に示されたインバータ回路を半導体基
板に集積化した場合の概略断面図であシ、第７図と同一
部分には同一番号が付されており、同一部分の説明は省
略する。また、図面の対応する位置の下段にトランジス
タや抵抗などの回路要素のシンボル図が伺記されている
。第１のＰＮＰ６１はＮ型半導体層７２をベース領域と
し、熱拡散や注入により形成されたＰ”型コレクタ９１
、Ｐ型エミッタ９２を有するいわゆるラテラル型のＰＮ
Ｐであシ、コレクタ９１は接地電位ＧＮＤに接続される
。同様に、第２のＰＮＰ６２はＮ壓半導体領域７２をベ
ース領域とし、熱拡散や注入によシ形成されたＰ型コレ
クタ９３、エミッタ９４を有するラテラル型のＰＮＰで
あり、エミッタ９４は電源電位ｖＣＣに接続され、コレ
クタ９３は第１のＰＮＰ６１のエミッタ９２に配線によ
って接続される。
本実施例は第５図から第７図に示す第２の実施例に於け
る導電型を逆にしたものでお朕、第２の実施例と同様な
効果を奏することができる。
（実施例５） 第１１図は本発明の第５の実施例となる２人力ＮＡＮＤ
回路でオシ、第４図と同一符号は同−物及び相当物を示
す。
第１１図に於いて、３１はＮ型コレクタＣＸＰ型ベース
Ｂ、Ｎ型エミッタＥを有し、コレクタＣが第１の電位Ｖ
ｌに、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮ、３２はＮ型コレクタＣ，Ｐ型ベースＢＸＮｕエ
ミッタＥｆｉ［し、コレクタＣが出力端子１０１に、エ
ミッタＥが第２の電位ｖ２に接続される第２のＮＰＮＸ
ｌｏｏは入力信号Ａ１．Ａ２が入力される入力端子、１
１及び１２は各ゲートＧがそれぞれ異なる入力端子１０
０に、各ソースＳ及び各ドレインＤが第３の電位ｖ３と
第１のＮＰＮ３１のベースＢとの間に並列にそれぞれ接
続されるＰＭＯ８，２１及び２２は各ゲートＧがそれぞ
れ異なる入力端子１００に一１各ドレインＤ及び各ソー
スＳが第１のＮＰＮ３１のベースＢと第２のＮＰＮ３２
のベースＢとに直接、配線によって接続されるＮＭＯＳ
である。
表２は本実施例の論理動作を示すものである。
辰　２ まず、入力１００のどちらかが：［、□ｗ　（”　Ｏ”
）レベルの時、ＰＭＯ８Ｉ　１　、１２のどちらかがオ
ンとなり、ＮＭＯ８２１，２２のどちらかがオフとなる
。したがってＰＭＯ８Ｉ　１　、１２のうちのオンした
方を通して流れる電流は、ＮＭＯ８２１，、２２のうち
のオフした方で阻止されるので、第１のＮＰＮ３１のベ
ースＢ以外には殆んど流れず、第１のＮＰＮ３１のベー
ス電位が上昇し、第１のＮＰＮ３１はオンとナル。コツ
トき、ＮＭＯ８２１。
２２のうちどちらかがオフとなるので第２のＮＰＮ３２
への電流の供給が止るので第２のＮＰＮ３２はオフにな
る。
したがって、第１のＮＰＮ２６のエミッタ電流は出力端
子１０１に接続される負荷（図示せず）を充電し出力１
０１は急速に）（ｉｇｈ　（“１”）レベルとなる。
入力１００の両方がＬｏＷ　（％Ｌ　ｏ”）レベルの時
、ＰＭＯ８Ｉ　１　、１２の両方がオンとなシ、ＮＭＯ
８２１，２２の両方がオフとなる。したがって動作は上
記と同じで出力１０１はｌ（ｉｇｈ　（“１″）レベル
となる。
一方入力１００の両方がＨｉｇｌｌ　（”　１　”　）
レベルのと！、ＰＭＯ８Ｉ　１，１２の両方がオフとな
り、ＮＭＯ８２１，２２の両方がオンとなる。このとき
、ＰＭＯ８Ｉ　１　、１２が共にオフとなるので第１の
ＮＰＮ３１への電流の供給が止まるとともに、第１のＮ
ＰＮ３１（７）ベースＢ及びｆ’ＭＯ８１１、１２に蓄
積された寄生容量となる蓄積電荷がＮＭＯ８２１，２２
を介して第２のＮＰＮ３２のベースＢに抜取られるので
、第１のＮＰＮ３１は急速にメツになる。また、ＮＭＯ
８２１，２２がオンとなり、ドレインＤとソースＳとの
間が短絡されるので、第２のＮＰＮ３２のベースＢには
前述した様な第１のＮＰＮ３１のベースＢ及びＰＭＯ８
Ｉ　１　、１２ＶＣ蓄積された蓄積電荷の電流が供給さ
れ第２のＮＰＮ３２は急速にオンとなる。したがって、
出力１０１は急速にＬｏｗ　（”　Ｏ”）レベルとナル
。
本実施例に於いても、第１の実施例と同様な効果が達成
できる。
尚、本実施例では２人力ＮＡＮＤ回路を例にとって説明
したが、３人力ＮＡＮＤ回路、４人力ＮＡＮＤ回路等の
一般のに入力ＮＡＮＤ回路（ｋ≧２）に、本発明は適用
できる。
（実施例６） 第１２図は本発明の第６の実施例となる２人力ＮＡＮＤ
回路であり、第５図及び第１１図と同一符号は同−物及
び相当物を示す。
本実施例に於いては、出力端子１０１と第１のＮＰＮ３
１のベースＢとの間に、第１のＮＰＮ３１のＰ型ベース
ＢとＮ型エミッタＥとによって形成されるＰＮ接合の整
流方向とは逆の整流方向を有する一方向性素子でちると
ころのダイオード５が設けられる。
更に、第２のＮＰ　Ｎ　３２のベースＢと第４の電位ｖ
４となる接地電位ＧＮＤとの間に、第２のＮＰＮ３２の
ベースＢに蓄積された蓄積電荷を抜き取る抵抗４が設け
られる。
尚、第１２図に於いて、第１の電位■１と第３の電位■
３とは電源電位ＶＣＣに保持し、第２の電位ｖ２と第４
の電位ｖ４は接地電位ＧＮＤに保持される。
本実施例の論理動作は表２に示す第５の実施例と同じで
ある。
即ち、本実施例は、第１１図に示す第５の実施例となる
２人力ＮＡＮＤ回路に、第５図に示す第２の実施例の思
想を組み合わせたものであシ、第２の実施例と第５の実
施例と同様な効果を奏する。
（実施例７） 第１３図は本発明の第７の実施例となる４人力ＮＡＮＤ
回路であり、第１１図及び第１２図と同一符号は同−物
及び相当物を示す。
第１３図に於いて１００は入力信号ＡＩ　＋　Ａ２　＋
Ａ３及びＡ４が入力される入力端子、１１．１２゜１３
及び１４は各ゲＬトＧがそれぞれ異なる入力端子１００
に、各ソースＳ及び各ドレインＤが第３の電位■３であ
る電源電位ｖＣＣと第１のＮＰＮ３１のベースＢとの間
に並列にそれぞれ接続されるＰＭＯ８，２１，２２，２
３及び２４は各ゲートＧがそれぞれ異なる入力端子１０
０に、各ドレインＤ及び各ソースＳが第１のＮＰＮ３１
のベースＢと第２のＮＰＮ３２のベースＢとに直接、配
線によって接続される８ＭＯ８である。
本実ｈｍ例は第６の実施例の思想を４人力ＮＡＮＤ回路
に適用したものであり、第２の実施例と第５の実施例と
同様な効果がある。
尚、第１２図及び第１３図に示す第６の実施例及び第７
の実施例では２人力ＮＡＮＤ回路及び４人力ＮＡＮＤ回
路を例にとって説明したが、３人力ＮＡＮＤ回路、５人
力ＮＡＮＤ回路等の一般のに入力ＮＡＮＤ回路（ｋ≧２
）に、本発明は適用できる。
（実施例８） 第１４図は本発明の第８の実施例となる２人力ＮＯ几回
路であシ、第４図及び第１１図と同一符号は同−物及び
相当物を示す。
第１４図に於いて、３１はＮ型コレクタＣ，Ｐ型ベース
Ｂ、Ｎ型エミッタＥｋ有し、コレクタＣが第１の電位■
ｌに、エミッタＥが出力端子１０１に接続される第１の
ＮＰＮ、３２はＮ型コレクタＣＸＰ型ベースＢ、Ｎ型エ
ミツクＥを有し、コレクタＣが出力端子１０１に、エミ
ッタＥが第２の電位■２に接続される第２のＮＰＮ、１
００は入力信号Ａｔ　、Ａ２が入力される入力端子、１
１及び１２は各ゲートＧがそれぞれ異なる入力端子１０
０に、各ソースＳ及び各ドレインＤが第３の電位ｖ３と
第１のＮＰＮ３１のベースＢとに直接、配線によって直
列にそれぞれ接続されるＰＭＯ８゜２１及び２２は各ゲ
ートＧがそれぞれ異なる入力端子１００に、各ドレイン
Ｄ及び各ソースＳが第１のＮＰＮ３１のベースＢと第２
のＮＰＮ３２のベースＢとに並列にそれぞれ接続される
ＮＭＯＳである。
表３は本実施例の論理動作を示すものである。
表　３ まず入力１００の両方がＬＯＷ（ＩＩ　ＯＩＰ　）レベ
ルの時、ＰＭＯ８Ｉ　１　、１２の両方がオンとなり、
ＮＭＯ８２１，２２の両方がオフとなる。したがってＰ
ＭＯ８Ｉ　１　、１２を通して流れる電流は、ＮＮＭＯ
８２］、　、　２２で阻止されるので、第１のＮＰＮ３
１のベースＢ以外には殆んど流れず、第１ＯＮＰＮ３１
のベース電位が上昇し、第１ＯＮＰＮ３１はオンとなる
。このとき、８ＭＯ８２１゜２２が共にオフとなるので
第２ＯＮＰＮ３２への電流の供給が止るので、第２のＮ
ＰＮ３２はオフになる。
したがって、第１のＮＰＮ３７のエミッタ電流は出力端
子１０１に接続される負荷（図示せず）全充電し出力３
９は急速にＨｉｇｈ　（”　１　”　）レベルとなる。
入力１００のどちらかがＨｉｇｈ　（”　１　”　）レ
ベルの時、ＰＭＱＳＩＩ、１２のどちらかがオフとな）
、ＮＭＯ８２１、２２のどちらかがオンとなる。
このとき、２ＭＯ８１１１１２のうちどちらかがオフと
なるので第１のＮＰＮ３１への電流の供給が止まるとと
もに、第１のＮＰＮ３１のベースＢ及びＰＭＯ８Ｉ　１
　、１２のうちどちらかに蓄積された寄生容量となる＆
積電荷が８ＭＯ８２１，２２のうちのオンしている方を
介して第２のＮＰＮ３２のベースＢに抜取られるので、
第１のＮＰＮ３１は急速にオフになる。また、８ＭＯ８
２１，２２のうちどちらかがオンとなシ、ドレインＤと
ソースＳとの間が短絡されるので、第２のＮＰＮ３２の
ベースＢには前述した様な第１のＮＰＮ３１のベースＢ
及びＰＭＯ８３０、３１のうちどちらかに蓄積された蓄
積電荷の電流が供給され、第２ＯＮＰＮ３２は急速にオ
ンとなる。したがって、出力１０１は急速にＩ、ｏｗ　
（“Ｑ　”　）　レベルとなる。
入力１００の両方がＨｉｇｈ　（”　１　”　）レベル
の時、ＰＭＱＳＩＩ、１２の両方がオフとなυ、ＮＭＯ
８２１、２２の両方がオンとなる。したがって動作は上
記と同様で出力１０１はＬＯＷ（”Ｏ”）レベルとなる
。
本又施例に於いても、第１の実施例及び第５の実施例と
同様な効果が達成できる。
第３図（ａ）の従来例ではＰＭＯ８Ｉがオンのとき第１
ＯＮＰＮ３１にベース電流を供給するが、このときｐＭ
ｏｓｉｉ流れる電流の一部が抵抗４１に分流されるため
、第１ＯＮＰＮ３１へのベースに流が低下し、第１のＮ
ＰＮ３１の駆動能力が低下する。とくに、ＰＭＯ８Ｉが
Ｎ（Ｉ？ｊ直列接続されるＮ　ＯＲ回路構成のとき、２
ＭＯ８を流れる電流が１／Ｎに低下するため第１のＮＰ
Ｎ３１の駆動能力の低下が顕著に現われる。本実施例に
よれば抵抗４１による分流路がないため２ＭＯ８を流れ
る電流はすべて第１のＮＰＮ３１のベース′亀流として
供給されるので多入力ＮＯＲ回路においても第１のＮＰ
Ｎ３１の駆動能力の低下を最小に抑えることができる。
（実施しＨ） 第１５図は本発明の第９の実施例となる２人力ＮＯＲ回
路であシ、第５図、第１２図及び第１４図と同一符号は
同−物及び相当物を示す。
本実施例に於いては、出力端子１０１と第１のＮＰＮ３
１のベースＢとの間に、第１のＮＰＮ３１のＰ型ベース
ＢとＮ型エミッタＥとによって形成されるＰＮ接合の整
流方向とは逆の整流方向を有する一方向性素子でおると
ころのダイオード５が設けられる。
更に、第２のＮＰＮ３２のベースＢと第４の１（Ｚ位ｖ
４となる接地電位ＧＮＤとの間に、第２のＮＮＰＮ３２
のベースＢＫ蓄積された蓄積′電荷を抜き取る抵抗４が
設けられる。
尚、第１５図に於いて、第１の電位ｖ１　と第３の電位
■３とは電源電位■ＣＣに保持し、第２の電位ｖ２と第
４の電位ｖ４は接地電位ＧＮＤに保持される。
本実施例の論理動作は表３に示す第８の実施例と同じで
ある。
即ち、本実施例は第１４図に示す第８の実施例となる２
人力ＮＯＲ回路に、第５図に示す第２の実施例と第８の
実施例と同様な効果を奏する。
尚、第１４図に示す第８の実施例及び第１５図に示す第
９の実施例では２人力ＮＯＲ回路を例にとって説明した
が、３人力ＮＯＲ回路、４人力ＮＯＲ，回路等の一般の
に入力ＮＯＲ回路（ｋ≧２）に、本発明は適用できる。
（実施例１０） 第１６図は本発明の第１０の実施例となるインパーク回
路であシ、第４図及び第５図と同一符号は同−物及び相
当物を示す。
本実施例に於いて、第５図に示す第２の実施例と異なる
点は、第２のＮｌＮ３２のベースＢに蓄積された蓄積電
荷を抜き取る回路要素として、抵抗４の代わシに第２の
ＮＭＯ８７を設けた点にある。
第２ＯＮＭＯ８７は、ドレインＤが第２のＮＰＮ３２の
ベースＢに、ソースＳが第４の電位である接地電位ＧＮ
Ｄに、ゲートＧが第１の電位である電源電位■ＣＣに接
続される。
本実施例に於いて、第２のＮＭＯ８７は、第５図の抵抗
４と同様に、第２ＯＮＰＮ３２のベースに蓄積された蓄
積電荷を抜き取り、第２のＮＰＮ３２を高速にオフさせ
る。
（実施例１１） 第１７図は本発明の第１１の実施例となるインバータ回
路であシ、第４図及び第５図と同一符号は同−物及び相
当物を示す。
本実施例に於いて、第５図に示す第２の実施例と異なる
点は、第２のＮＰＮ３２のベースＢに蓄積された蓄積電
荷を抜き取る回路要素として、抵抗４の代わシに第２の
ＰＭＯ８Ｓを設けた点にある。
第２のＰＭＯ８８は、ソースＳが第２のＮＰＮ３２のベ
ースＢに、ドレインＤが第４の電位である接地電位ＧＮ
Ｄに、ゲートＧが入力１００に接続される 本実施例に於いて、第２のＰＭ０８８は、第５図の抵抗
４と同様に、第２ＯＮＰＮ３２のベースに蓄積されたＭ
積電荷を抜き取ム第２のＮＰＮ３２を高速にオフさせる
。
また、ＮＭＯ８２１がオンのとき、第２のＰＭ０８８は
オフとなるので、ＮＭＯ８２１−ｉ介して流れる電流は
第２のＰＭＯ８８によって阻止されるので、第２のＮＰ
Ｎ３２のベースＢ以外には殆んど流れずに、第２のＮＰ
Ｎ３２はよシ高速にオンとなる。
（実施例１２） 第１８図は本発明の第１２の実施例となるインバータ回
路であり、第４図及び第５図と同一符号は同−物及び相
当物を示す。
本実施例に於いて、第５図に示す第２の実施例と異なる
点は、第２のＮＰＮ３２のベースＢに蓄積された蓄積電
荷を仮き取る回路要素として、第１６図の第１０の実施
例と同様に抵抗４の代わシに第２　＋／）　ＮＭＯ８７
ｋ設けた点にある。
第２のＮＭＯ８７は、ドレインＤが第２のＮＰＮ３２の
ベースＢに、ソースＳが第４の電位である接地電位ＧＮ
Ｄに、ゲートＧが第１のＮＰＮ３１のベースＢに接続さ
れる。
第１９図は第１８図に示されたインバ−タ回路を半導体
基体に集積化した場合の概略断面図であり、第７図と同
一部分は同一番号が付されている。
まだ、図面の対応する位置の下段にトランジスタなどの
回路要素のシンボル図が付記されている。
第１９図では第７図の抵抗４が第２のＮＭＯ８７に置き
代わった以外は第７図と全く同じである。第２のＮＭＯ
８７はＮＭＯ８２１と同じＰ型ウェル領域７６に熱拡散
または注入によｐＮ＋ソース、ドレイン領域が形成され
、それらの間に薄い酸化膜を有した電極９５が形成され
る。そして、第２ＯＮＭＯ８７のドレインＤは第２のＮ
ＰＮ３２のベースＢに接続され、ソースＳは接地電位Ｇ
ＮＤに接続される。また、第２のＮＭＯ８７のゲート電
極９５は第１のＮＰＮ３１のベースＢ、ＰＭＯ８ＩＩの
ドレインＤＸＮＭＯ８２１のドレインＤおよびダイオー
ド５０カソードに共通接続される。
本実施例に於いて、第２のＮＭＯ８７は、第５図の抵抗
４と同様に、第２のＮＰＮ３２のベースに蓄積された蓄
積電荷を抜き取シ、第２の、’Ｊ　Ｐ　Ｎ３２を高速に
オフさせる。
一！、た、ＮＭＱ８２１がオンのとき、第２のＮＭＱ　
Ｓ７はオフとなシ、相補動作となるので、ＮＭＱ８２１
を介して流れる電流は第２のＮＭＱ８７によって阻止さ
れるので、第２のＮＰＮ３２のベースＢ以外には殆んど
流れずに、第２のＮＰＮ３２はより高速にオンとなる。
（実施例１３） 第２０図は本発明の第１３の実施例となるインバータ回
路であり、第４図及び第５図と同一符号は同−物及び相
当物を示す。
本実施例に於いて、第５図に示す第２の実施例と異なる
点は、一方向性素子としてダイオード５０代わりにドレ
インＤとゲートＧとが接続されたＰＭＯ８９ｅ設けた点
にあシ、ダイオード５と等価な特性を持たしている。
（実施例１４） 第２１図は本発明の第１４の実施例となるインバータ回
路であり、第４図及び第５図と同一符号は同−物及び相
当物を示す。
本実施例に於いて、第５図に示す第２の実施例と異なる
点は、一方向性素子としてダイオード５の代わりにドレ
インＤとゲートＧとが接続されたＮＭＱ８１０　ｒ、（
設けた点にあり、ダイオード５と等価な特性を持たして
いる。
（実施例１５） 第２２図は本発明の第１５の実施例となるインバータ回
路であυ、第４図及び第５図と同一符号は同−物及び相
当物を示す。
本実施例に於いて、第５図に示す第２の実施例と異なる
点は、一方向性素子としてのダイオード５を削除した点
である。
（実施例１６） 第２３図は本発明の第１６の実施例となるインバータ回
路であシ、第４図及び第５図と同一符号は同−物及び相
当物を示す。
本実施例に於いて、第５図に示す第２の実施例と異なる
点は、第１の電位Ｖｌを第１の電源電位ｖｃｃｉとして
、第３の電位Ｖｓ　ｋ第２の電源電位とした点にある。
本実施例では、第１のＮＰＮ３１のベース電流はＰＭＯ
８ＩＩの第１の電源電位ＶＣＣ１から供給されるため、
出力端子１０１はこの電圧で決まる電位でクランプされ
るが、この状態で第１のＮＰＮ３１には電流は流れず、
本実施例に於いても０ＭＯ８と同様切換時以外には電力
を消費しない。
以上本発明を実施例に基づいて詳細に説明してきたが、
本発明の思想の範囲内で更に種々の変形例が考えられる
。
例えば、第１０の実施例から第１６の実施例まではイン
バータ回路金側にとって説明したが、ｋ入力ＮＡＮＤ回
路、ｋ入力ＮＯＲ回路にも、これらの思想は適用できつ
る。
また、第５の実施例から第１６の実施例までは、バイポ
ーラトランジスタとしてＮＰＮ３１，３２全例にとって
説明したが、第３及び第４の実施例に示される様に、Ｐ
型とＮ型とを逆にしたものについても、これらの思想は
適用できうる。
さらに、バイポーラトランジスタとしてショットキーバ
リヤダイオード付のバイポーラトランジスタを用いるこ
とも可能であり、本発明論理回路を出カバソファ回路と
して使用することもできうる。
また、本発明の実施例に於いては、論理回路としては、
インバータ回路、ＮＡＮＤ回路、ＮｏＲ回路のみを用い
て説明したが、これらの回路の前段に例えば０ＭＯ８）
ランジスタによる論理ゲート回路を組合わせて接続すれ
ば、Ａ−ＮＤ回路、ＯＲ回路等の他の論理ゲート回路や
、組合せ論理回路や、フリップフロップ、シフトレジス
タ、ラッチ回路等の順序論理回路等が構成できることも
可能であシ、本発明の思想の範囲に含まれるものである
。
・〔発明の効果〕 以上述べた様に本発明によれば、従来の論理回路の欠点
を除去し、電界効果トランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の論理回路を得ること
ができる。
【図面の簡単な説明】
第１図は従来例であるインバータ回路を示す図、第２図
は従来例である２人カＮＡＮＤ回路を示す図、第３図は
本発明者等が先に提案したインバータ回路及び２人力Ｎ
ＡＮＤ回路を示す図、第４図は本発明の第１の実施例と
なるインバータ回路を示す図、第５図、第６図、及び第
７図は本発明の第２の実施例となるインバータ回路を示
す図、第８図は本発明の第３の実施例となるインバータ
回路を示す図、第９図及び第１０図は本発明の第４の実
施例となるインバータ回路を示す図、第１１図は本発明
の第５の実施例となる２人力ＮＡＮＤ回路を示す図、第
１２図は本発明の第６の実施例となる２人力ＮＡＮ　Ｄ
回路を示す図、第１３図は本発明の第７の実施例となる
４人力ＮＡＮＤ回路を示す図、第１４図は本発明の第８
の実施例となる２人力ＮＯＲ回路を示す図、第１５図は
本発明の第９の実施ＶＮとなる２人力ＮＯＲ回路を示す
図、第１６図は本発明の第１０の実施例となるインバー
タ回路を示す図、第１７図は本発明の第１１の実施例と
なるインバータ回路を示す図、第１８図及び第１９図は
本発明の第１２の実施′例となるインバータ回路を示す
図、第２０図は本発明の第１３の実施例となるインバー
タ回路を示す図、第２１図は本発明の第１４の実施例と
なるインバータ回路を示す図、第２２図は本発明の第１
５の実施例となるインバータ回路を示す図、第２３図は
本発明の第１６の実施例となるインバータ回路を示す図
、第２４図及び第２５図は本発明の第２の実施例の効果
を説明するだめの図である。 １１．１２．１３．１４・・・ＰＭＯ８，２１、２２゜
２３．２４・・・ＮＭＯ８，３１・・・第１のＮＰＮ、
３２・・・第２のＮＰＮ、６１・・・第１のｐＮｐ、６
２・・・第％ｔＥＪ （ｃｚ　）　（７） 詰３　図 第　４　図 Ｖ２ 第５図 電ら　乙　図 拓　／／　／１ＪＪ Ｖ２ ｆＪ／２　ロ 第　７３図 １ 詰　！４０ 第１５図 力　２ｏ　Ｕ ／ｌ 易２２図 ／ｌ ！Ｊ２３ｒｆＥＪ 第　２４図 ２ １荷容量（ＰＦ） 丙　２５　図 ヲ角イ１（電ノフ（τへＷ〕

Claims (1)

  1. 【特許請求の範囲】 １、一方導電型のコレクタが第１の電位に、一方導電型
    のエミッタが出力に接続される第１のバイポーラトラン
    ジスタと、一方導電型のコレクタが上記出力に、一方導
    電型のエミッタが第２の電位に接続される第２のバイポ
    ーラトランジスタと、ゲートが入力に、ソースが第３の
    ′電位に、ドレインが上記第１のバイポーラトランジス
    タの他方導電型のベースに接続される他方導電型電界効
    果トランジスタと、ゲートが上記入力に、ドレインが直
    接上記第１のバイポーラトランジスタのベースに、ソー
    スが上記第２のバイポーラ、トランジスタの他方導電型
    のベースに接続される一方導電型電界効果トランジスタ
    とを具備することを特徴とする論理回路。 ２、一方尋・成型のコレクタが第１の電位に、一方導電
    型のエミッタが出力に接続される第１のバイポーラトラ
    ンジスタと、一方導電型のコレクタが上記出力に、一方
    導電型のエミッタが第２の電位に接続される第２のバイ
    ポーラトランジスタと、ｋ個（ｋ≧２）の入力と、各ゲ
    ートがそれぞれ異なる上記入力に、各ソース及び各ドレ
    インが第３の電位と上記第１のバイポーラトランジスタ
    の他方導電型のベースとの間に並列にそれぞれ接続され
    るに個の他方導電型電界効果トランジスタと、各ゲート
    がそれぞれ異なる上記入力に、各ドレイ／及び各ソース
    が上記第１のバイポーラトランジスタのベースと上記第
    ２のバイポーラトランジスタの他方導電型のベースとに
    直接、直列にそれぞれ接続されるに個の一方導電型電界
    効果トランジスタとを具備することを特徴とする論理回
    路。 ３、一方導電型のコレクタが第１の電位に、一方導電型
    のエミッタが出力に接続される第１のバイポーラトラン
    ジスタと、一方導電型のコレクタが上記出力に、一方導
    電型のエミッタが第２の電位に接続される第２のバイポ
    ーラトランジスタと、ｋ個（ｋ≧２）の入力と、各ゲー
    トがそれぞれ異なる上記入力に、各ソース及び各ドレイ
    ンが第３の電位と上記第１のバイポーラトランジスタの
    他方導電壁のベースとに直接、直列にそれぞれ接続され
    るに個の他方４電型電界効果トランジスタと、各ゲート
    がそれぞれ異なる上記入力に、各ドレイン及び各ソース
    が上記第１のバイポーラトランジスタのベースと上記第
    ２のバイポーラトランジスタの他方導電型のベーースと
    に並列にそれぞれ接続されるに個の一方導電型電界効果
    トランジスタとを具備することを特徴とする論理回路。 ４、特許請求の範囲第１項、第２項、または第３項に於
    いて、上記出力と上記第１のバイポーラトランジスタの
    ベースとの間に、上記第１のバイポーラトランジスタの
    ベースとエミッタとによって形成されるＰＮ接合の整流
    方向とは逆の整流方向を有する一方向性素子を具備する
    ことを特徴とする論理回路。 ５、特許請求の範囲第４項に於いて、上記一方向性素子
    はダイオードであることを特徴とする論理回路。 ６、特許請求の範囲第４項に於いて、上記一方向性素子
    は、ゲートがドレインに接続された電界効果トランジス
    タであることを特徴とする論理回路。 ７、特許請求の範囲第１項、第２項、または第３項に於
    いて、上記第２のバイポーラトランジスタのベースと第
    ４の電位との間に上記第２のバイポーラトランジスタの
    ベースに蓄積された電荷を抜き取る回路要素を接続した
    こと全特徴とする論理回路。 ８、特許請求の範囲第７項に於いて、上記回路要素は抵
    抗であることｆ：特徴とする論理回路。 ９、特許請求の範囲第７項に於いて、上記回路要素は、
    ドレインが上記第２のバイポーラトランジスタのベース
    に、ソースが上記第４の電位に１ゲートが上記第１の電
    位に接続される第２の一方導電製電界効果トランジスタ
    であることを特徴とする論理回路。 １０、特許請求の範囲第７項に於いて、上記回路要素は
    、ソースが上記第２のバイポーラトランジスタのベース
    に、ドレインが上記第４の電位に、ゲートが上記入力に
    接続される第２の他方導電型電界効果トランジスタであ
    ることを％倣とする論理回路。 １１、特許請求の範囲第７項に於いて、上記回路要素は
    、ドレインが上記第２のバイポーラトランジスタのベー
    スに、ソースが上記第４の電位に、ゲートが上記第１の
    バイポーラトランジスタのベースに接続される第２の一
    方導電型電界効果トランジスタであることを特徴とする
    論理回路。 １２、特許請求の範囲第１項、第２項、またはｇ３項に
    於いて、上記第１の電位と上記第３の電位とは同電位で
    あることを特徴とする論理回路。 １３、特許請求の範囲第７項に於いて、上記第２の電位
    と上記第４の４泣とは同電位であることを特徴とする論
    理回路。 １４、　特許請求の範囲第１項から第１３項のいずれか
    に於いて、上記電界効果トランジスタは金属酸化膜電界
    効果トランジスタであることを特徴とする論理回路。 １５、特許請求の範囲第１項、第２項または第３項に於
    いて、上記出力と上記第１のバイポーラトランジスタの
    ベースとの間に、上記第１のバイホーラド２ンジスクの
    ベースから上記出力へ流れる電流を阻止する手段を設け
    ることを特徴とする論理回路。
JP58134433A 1983-07-25 1983-07-25 半導体集積回路装置 Expired - Lifetime JPH0693626B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP58134433A JPH0693626B2 (ja) 1983-07-25 1983-07-25 半導体集積回路装置
KR1019840004096A KR930000479B1 (ko) 1983-07-25 1984-07-12 반도체 집적회로
DE8484108673T DE3476955D1 (en) 1983-07-25 1984-07-23 Composite circuit of bipolar transistors and field effect transistors
EP84108673A EP0132822B1 (en) 1983-07-25 1984-07-23 Composite circuit of bipolar transistors and field effect transistors
US06/633,476 US4661723A (en) 1983-07-25 1984-07-23 Composite circuit of bipolar transistors and field effect transistors
US07/000,129 US4808850A (en) 1983-07-25 1987-01-02 Composite circuit of bipolar transistors and field effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58134433A JPH0693626B2 (ja) 1983-07-25 1983-07-25 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPS6027227A true JPS6027227A (ja) 1985-02-12
JPH0693626B2 JPH0693626B2 (ja) 1994-11-16

Family

ID=15128259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58134433A Expired - Lifetime JPH0693626B2 (ja) 1983-07-25 1983-07-25 半導体集積回路装置

Country Status (5)

Country Link
US (2) US4661723A (ja)
EP (1) EP0132822B1 (ja)
JP (1) JPH0693626B2 (ja)
KR (1) KR930000479B1 (ja)
DE (1) DE3476955D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02105611A (ja) * 1988-10-14 1990-04-18 Hitachi Ltd Ｄ型ラッチ回路
JPH02143711A (ja) * 1988-11-25 1990-06-01 Nec Corp トランジスタ回路
JPH02243018A (ja) * 1988-04-21 1990-09-27 Samsung Electron Co Ltd ＢｉＣＭＯＳインバータ回路
JPH04124942U (ja) * 1991-04-24 1992-11-13 大和製罐株式会社 折り取り容器

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60125015A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd インバ−タ回路
JPH07107973B2 (ja) * 1984-03-26 1995-11-15 株式会社日立製作所 スイツチング回路
JPH06103837B2 (ja) * 1985-03-29 1994-12-14 株式会社東芝 トライステ−ト形出力回路
EP0209805B1 (en) * 1985-07-22 1993-04-07 Hitachi, Ltd. Semiconductor device having bipolar transistor and insulated gate field effect transistor
US5197033A (en) * 1986-07-18 1993-03-23 Hitachi, Ltd. Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
JPS62114326A (ja) * 1985-11-13 1987-05-26 Nec Corp 論理回路
JPH0793383B2 (ja) * 1985-11-15 1995-10-09 株式会社日立製作所 半導体装置
US4649295A (en) * 1986-01-13 1987-03-10 Motorola, Inc. BIMOS logic gate
IT1204244B (it) * 1986-03-21 1989-03-01 Sgs Microelettronica Spa Struttura npn equivalente con tensione di rottura maggiorata rispetto alla tensione di rottura intrinseca dell'npn
JPS62221219A (ja) * 1986-03-22 1987-09-29 Toshiba Corp 論理回路
JPS62254460A (ja) * 1986-04-26 1987-11-06 Toshiba Corp Ｂｉ−ＣＭＯＳ論理回路
US4701642A (en) * 1986-04-28 1987-10-20 International Business Machines Corporation BICMOS binary logic circuits
US4682054A (en) * 1986-06-27 1987-07-21 Motorola, Inc. BICMOS driver with output voltage swing enhancement
JPS6382122A (ja) * 1986-09-26 1988-04-12 Toshiba Corp 論理回路
JPS63193720A (ja) * 1987-02-06 1988-08-11 Toshiba Corp 論理回路
DE3878345T2 (de) * 1987-08-17 1993-05-27 Nippon Electric Co Bimosschaltung, faehig zum betrieb bei hoher geschwindigkeit mit niedrigem verbrauch.
US4829200A (en) * 1987-10-13 1989-05-09 Delco Electronics Corporation Logic circuits utilizing a composite junction transistor-MOSFET device
JPH01129451A (ja) * 1987-11-16 1989-05-22 Fujitsu Ltd 半導体装置
US4794280A (en) * 1988-02-16 1988-12-27 Texas Instruments Incorporated Darlington bicmos driver circuit
US4883979A (en) * 1988-02-16 1989-11-28 Texas Instruments Incorporated Darlington BiCMOS driver circuit
JP2569113B2 (ja) * 1988-03-07 1997-01-08 株式会社日立製作所 半導体集積回路装置
US5144163A (en) * 1988-03-14 1992-09-01 Matsushita Electric Industrial Co., Ltd. Dynamic BiCMOS logic gates
JPH01232826A (ja) * 1988-03-14 1989-09-18 Matsushita Electric Ind Co Ltd ダイナミック型論理回路
US4845385A (en) * 1988-06-21 1989-07-04 Silicon Connections Corporation BiCMOS logic circuits with reduced crowbar current
JPH02128515A (ja) * 1988-11-08 1990-05-16 Nec Corp インバータ回路
JPH07120937B2 (ja) * 1988-11-08 1995-12-20 日本電気株式会社 インバータ回路
JPH02159818A (ja) * 1988-12-13 1990-06-20 Toshiba Corp 半導体集積回路
US4980578A (en) * 1988-12-20 1990-12-25 Texas Instruments Incorporated Fast sense amplifier
EP0426597B1 (en) * 1989-10-30 1995-11-08 International Business Machines Corporation Bit decode scheme for memory arrays
US5022010A (en) * 1989-10-30 1991-06-04 International Business Machines Corporation Word decoder for a memory array
US5107141A (en) * 1989-11-01 1992-04-21 Hitachi, Ltd. BiCMOS logic circuit using 0.5 micron technology and having an operating potential difference of less than 4 volts
KR920010212B1 (ko) * 1989-12-29 1992-11-21 삼성전자 주식회사 바이씨모스 ttl레벨 출력구동회로
US5182472A (en) * 1990-02-08 1993-01-26 Nec Corporation Logic circuit with bipolar CMOS configuration
US5105105A (en) * 1990-03-21 1992-04-14 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
US5030853A (en) * 1990-03-21 1991-07-09 Thunderbird Technologies, Inc. High speed logic and memory family using ring segment buffer
JPH0440014A (ja) * 1990-06-05 1992-02-10 Mitsubishi Electric Corp 論理回路装置
US5049765A (en) * 1990-06-19 1991-09-17 Intel Corporation BiCMOS noninverting buffer and logic gates
FR2665037B1 (fr) * 1990-07-23 1992-09-18 Bull Sa Circuit d'ecretage.
EP0473409B1 (en) * 1990-08-29 1997-07-16 Nec Corporation BiCMOS logic circuit
US5132567A (en) * 1991-04-18 1992-07-21 International Business Machines Corporation Low threshold BiCMOS circuit
US5283479A (en) * 1991-04-30 1994-02-01 Microunity Systems Engineering, Inc. BiCMOS logic gate having plural linearly operated load FETs
US5101120A (en) * 1991-05-16 1992-03-31 International Business Machines Corporation BiCMOS output driver
MY118023A (en) * 1991-10-25 2004-08-30 Texas Instruments Inc High speed, low power high common mode range voltage mode differential driver circuit
JPH05136350A (ja) * 1991-11-12 1993-06-01 Mitsubishi Electric Corp 論理回路及び半導体装置
US5218243A (en) * 1991-11-20 1993-06-08 National Semiconductor Corporation Bicmos ttl output buffer circuit with reduced power dissipation
JPH0669782A (ja) * 1992-05-29 1994-03-11 Nec Corp ＢｉＭＩＳ論理回路
KR950006352B1 (ko) * 1992-12-31 1995-06-14 삼성전자주식회사 정류성 전송 게이트와 그 응용회로
DE69411312T2 (de) * 1993-04-19 1999-02-11 Philips Electronics N.V., Eindhoven BiCMOS Ausgangstreiberschaltung
DE69615820T2 (de) * 1995-11-30 2002-04-11 Koninklijke Philips Electronics N.V., Eindhoven Monostabile stromschaltung
JP3237829B2 (ja) * 1998-08-26 2001-12-10 日本電気株式会社 クロック識別再生回路
EP2274830A1 (en) * 2008-03-27 2011-01-19 Agere Systems, Inc. High voltage tolerant input/output interface circuit
US9577639B1 (en) * 2015-09-24 2017-02-21 Qualcomm Incorporated Source separated cell

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3394268A (en) * 1965-02-01 1968-07-23 Bell Telephone Labor Inc Logic switching circuit
US3541353A (en) * 1967-09-13 1970-11-17 Motorola Inc Mosfet digital gate
DE2351128B2 (de) * 1973-10-11 1976-05-20 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zum periodischen anschalten einer kapazitiven last an eine speisespannungsquelle
US4321490A (en) * 1979-04-30 1982-03-23 Fairchild Camera And Instrument Corporation Transistor logic output for reduced power consumption and increased speed during low to high transition
US4286175A (en) * 1979-05-21 1981-08-25 Exxon Research & Engineering Co. VMOS/Bipolar dual-triggered switch
US4449063A (en) * 1979-08-29 1984-05-15 Fujitsu Limited Logic circuit with improved switching
JPH0783252B2 (ja) * 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
JPS60125015A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd インバ−タ回路
US4616146A (en) * 1984-09-04 1986-10-07 Motorola, Inc. BI-CMOS driver circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02243018A (ja) * 1988-04-21 1990-09-27 Samsung Electron Co Ltd ＢｉＣＭＯＳインバータ回路
JPH02105611A (ja) * 1988-10-14 1990-04-18 Hitachi Ltd Ｄ型ラッチ回路
JPH02143711A (ja) * 1988-11-25 1990-06-01 Nec Corp トランジスタ回路
JPH04124942U (ja) * 1991-04-24 1992-11-13 大和製罐株式会社 折り取り容器

Also Published As

Publication number Publication date
KR930000479B1 (ko) 1993-01-21
EP0132822A2 (en) 1985-02-13
EP0132822A3 (en) 1987-02-04
EP0132822B1 (en) 1989-03-01
KR850001647A (ko) 1985-03-30
US4808850A (en) 1989-02-28
DE3476955D1 (en) 1989-04-06
JPH0693626B2 (ja) 1994-11-16
US4661723A (en) 1987-04-28

Similar Documents

Publication Publication Date Title
JPS6027227A (ja) 半導体集積回路装置
US5001366A (en) Gate circuit of combined field-effect and bipolar transistors
EP0145004B1 (en) Bipolar transistor-field effect transistor composite circuit
US4694202A (en) Bi-MOS buffer circuit
JPH0353782B2 (ja)
US6642120B2 (en) Semiconductor circuit
JPH0249575B2 (ja)
JPH0337767B2 (ja)
JPS5979641A (ja) 半導体集積回路装置
US5239212A (en) Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement
JPS61198817A (ja) 半導体集積回路装置
US5155572A (en) Vertical isolated-collector PNP transistor structure
WO1989002676A1 (en) Complementary noise-immune logic
JPS61174814A (ja) Ｅｃｌ出力回路
JP3115034B2 (ja) 面積効率的低パワーバイポーラ電流モード論理
JP2939275B2 (ja) 半導体集積回路装置
JP2753247B2 (ja) 半導体集積回路装置
US5600268A (en) Gate circuit of combined field-effect and bipolar transistors
JPH0638578B2 (ja) 半導体集積回路装置
JPH0681039B2 (ja) 電界効果トランジスタ論理回路
JPH0353716A (ja) 論理回路
JPS6225268B2 (ja)
JPH0491467A (ja) 半導体集積回路
JPH0527284B2 (ja)
JPH01256215A (ja) 半導体集積回路装置