JPH01162005A - 増副回路 - Google Patents
増副回路Info
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- JPH01162005A JPH01162005A JP63290303A JP29030388A JPH01162005A JP H01162005 A JPH01162005 A JP H01162005A JP 63290303 A JP63290303 A JP 63290303A JP 29030388 A JP29030388 A JP 29030388A JP H01162005 A JPH01162005 A JP H01162005A
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- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 6
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/301—CMOS common drain output SEPP amplifiers
- H03F3/3011—CMOS common drain output SEPP amplifiers with asymmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力端子と、ダイオードとして配置した第１
導電型のトランジスタおよびダイオードとして配置した
第２導電型のトランジスタより成る直列回路と、第１導
電型の第３トランジスタおよび第２導電型の第４トラン
ジスタより成る直列回路とを具える増幅回路であって、
前記の各トランジスタは第１および第２主電極と制御電
極とを有しており′、第１および第２トランジスタの制
御電極は相互接続され、第１トランジスタの第１主電極
は第４トランジスタの制御電極に結合され、第２トラン
ジスタの第１主電極は第３トランジスタの制御電極に結
合され、第３および第４トランジスタの相互結合された
第１主電極が出力端子に結合されている増幅回路に関す
るものである。
導電型のトランジスタおよびダイオードとして配置した
第２導電型のトランジスタより成る直列回路と、第１導
電型の第３トランジスタおよび第２導電型の第４トラン
ジスタより成る直列回路とを具える増幅回路であって、
前記の各トランジスタは第１および第２主電極と制御電
極とを有しており′、第１および第２トランジスタの制
御電極は相互接続され、第１トランジスタの第１主電極
は第４トランジスタの制御電極に結合され、第２トラン
ジスタの第１主電極は第３トランジスタの制御電極に結
合され、第３および第４トランジスタの相互結合された
第１主電極が出力端子に結合されている増幅回路に関す
るものである。
この種類の増幅回路は１９８４年にニューヨークで発行
された本“アナリシス・アンド・デザイン・オプ・アナ
ログ・インテグレーテッド・サーキュイッ゛ン（八ｎａ
ｌｙｓｉｓ ａｎｄ ｄｅｓｉｇｎ ｏｆ ａｎａｌｏ
ｇ ｉｎｔｅｇｒａｔｅｄ）”（Ｐ、Ｒ，グレイ氏等著
）の第３３５頁に記載されており既知であり、ＡＢ級増
幅器における相補型ソース或いはエミッタホロワ出力段
として用いられるものである。バイポーラトランジスタ
に関する場合第１主電極はエミッタであり、ユニポーラ
トランジスタ（例えばＭＯ３Ｉ−ランジスタやＪＦＥＴ
）に関する場合第１主電極はソースである。第１トラン
ジスタの第２主電極（すなわちコレクタ或いはドレイン
）はこのトランジスタの関連の制御電極に結合されてい
る。第２トランジスタの第２主電極はこのトランジスタ
の関連の制御電極に結合されている。また第１および第
２トランジスタの制御電極は相互接続されている。出力
トランジスタとして動作する第３および第４トランジス
タを流れる零入力時の出力電流■。、と第１および第２
トランジスタを流れる零入力時の入力電流Ｉ ｉｒ＋と
はＩ ｏｕｔ ＝Ｉ ｉｎ／ ｎの関係にあり、ｎはバ
イポーラトランジスタの場合第３トランジスタに対する
第１トランジスタのエミッタ表面積ＡＥの比であり且つ
第４トランジスタに対する第２トランジスタのエミッタ
表面積の比であり、従ってｎ ＝Ａ Ｅ１／ Ａ ！
！ ＝ Ａ Ｅ□／Ａ、４となり、ユニポーラトランジ
スタの場合第３トランジスタに対する第１トランジスタ
のチャネル幅（Ｗ）対チャネル長（Ｌ）の比であり且つ
第４トランジスタに対する第２トランジスタのチャネル
幅対チャネル長（Ｌ）の比であり、従って、 ｎ ＝
（Ｗ／ Ｌ）＋ ： （Ｗ／ Ｌ）３＝（Ｗ／Ｌ）２：
（Ｗ／Ｌ）４となる。
された本“アナリシス・アンド・デザイン・オプ・アナ
ログ・インテグレーテッド・サーキュイッ゛ン（八ｎａ
ｌｙｓｉｓ ａｎｄ ｄｅｓｉｇｎ ｏｆ ａｎａｌｏ
ｇ ｉｎｔｅｇｒａｔｅｄ）”（Ｐ、Ｒ，グレイ氏等著
）の第３３５頁に記載されており既知であり、ＡＢ級増
幅器における相補型ソース或いはエミッタホロワ出力段
として用いられるものである。バイポーラトランジスタ
に関する場合第１主電極はエミッタであり、ユニポーラ
トランジスタ（例えばＭＯ３Ｉ−ランジスタやＪＦＥＴ
）に関する場合第１主電極はソースである。第１トラン
ジスタの第２主電極（すなわちコレクタ或いはドレイン
）はこのトランジスタの関連の制御電極に結合されてい
る。第２トランジスタの第２主電極はこのトランジスタ
の関連の制御電極に結合されている。また第１および第
２トランジスタの制御電極は相互接続されている。出力
トランジスタとして動作する第３および第４トランジス
タを流れる零入力時の出力電流■。、と第１および第２
トランジスタを流れる零入力時の入力電流Ｉ ｉｒ＋と
はＩ ｏｕｔ ＝Ｉ ｉｎ／ ｎの関係にあり、ｎはバ
イポーラトランジスタの場合第３トランジスタに対する
第１トランジスタのエミッタ表面積ＡＥの比であり且つ
第４トランジスタに対する第２トランジスタのエミッタ
表面積の比であり、従ってｎ ＝Ａ Ｅ１／ Ａ ！
！ ＝ Ａ Ｅ□／Ａ、４となり、ユニポーラトランジ
スタの場合第３トランジスタに対する第１トランジスタ
のチャネル幅（Ｗ）対チャネル長（Ｌ）の比であり且つ
第４トランジスタに対する第２トランジスタのチャネル
幅対チャネル長（Ｌ）の比であり、従って、 ｎ ＝
（Ｗ／ Ｌ）＋ ： （Ｗ／ Ｌ）３＝（Ｗ／Ｌ）２：
（Ｗ／Ｌ）４となる。
増幅回路をあるものに用いる場合、零入力時の出力電流
ｒ。ｕＬを入力電流１ ｉｎに比べて小さくすることが
必要である。このことはｎを大きくする必要があるとい
うことを意味する。またこのことは、ダイオードとして
配置した第１および第２トランジスタを第３および第４
トランジスタよりも大きくする必要があるということを
意味する。何れにしても第３および第４トランジスタは
大きい。
ｒ。ｕＬを入力電流１ ｉｎに比べて小さくすることが
必要である。このことはｎを大きくする必要があるとい
うことを意味する。またこのことは、ダイオードとして
配置した第１および第２トランジスタを第３および第４
トランジスタよりも大きくする必要があるということを
意味する。何れにしても第３および第４トランジスタは
大きい。
その理由はこれら第３および第４トランジスタはＡＢ級
増幅器に必要とする大きな出力電流を生ぜしめうるよう
にする必要があるためである。
増幅器に必要とする大きな出力電流を生ぜしめうるよう
にする必要があるためである。
このような構成の増幅回路は集積化する場合半導体チッ
プ表面積の不所望に大きな部分を占める。
プ表面積の不所望に大きな部分を占める。
更に、第１および第２トランジスタは基板に対して大き
な寄生容量を有する。
な寄生容量を有する。
これらの問題を解決するために、例えば、（ａ）第１お
よび第２トランジスタの一方を省略する（例えば前記の
本の第４１０頁参照）が或いは（ｂ）第３および第４ト
ランジスタより成る出力回路中に負帰還抵抗を配置する
〔例えば１９８０年に発行されたＵ、ティエッツエ（Ｔ
ｉｅｔｚｅ）氏等著の半導体回路技術（Ｈａｌｂｌｅｉ
ｔｅｒｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ）の第４１
０頁参照〕 ことにより、第１および第２トランジスタの両端間の電
圧降下を減少させることが知られている。
よび第２トランジスタの一方を省略する（例えば前記の
本の第４１０頁参照）が或いは（ｂ）第３および第４ト
ランジスタより成る出力回路中に負帰還抵抗を配置する
〔例えば１９８０年に発行されたＵ、ティエッツエ（Ｔ
ｉｅｔｚｅ）氏等著の半導体回路技術（Ｈａｌｂｌｅｉ
ｔｅｒｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ）の第４１
０頁参照〕 ことにより、第１および第２トランジスタの両端間の電
圧降下を減少させることが知られている。
これらの解決策のすべてにそれぞれ特有の欠点がある。
最初に述べた解決策の主たる欠点は、増幅回路における
対称性が失われるということである。この場合、対応す
る導電型のトランジスタダイオードが省略されたトラン
ジスタのしきい値電圧の広がりにより零入力時の出力電
流■。、に不所望な影響を及ぼす。
対称性が失われるということである。この場合、対応す
る導電型のトランジスタダイオードが省略されたトラン
ジスタのしきい値電圧の広がりにより零入力時の出力電
流■。、に不所望な影響を及ぼす。
２番目に記載した解決策の欠点は、抵抗値を大きくする
必要がある為に集積化の場合に半導体チップ表面積を大
きくする必要があり、更に増幅回路の出力インピーダン
スが増大するということである。
必要がある為に集積化の場合に半導体チップ表面積を大
きくする必要があり、更に増幅回路の出力インピーダン
スが増大するということである。
本発明の目的は、占める半導体チップの表面積を小さく
し、寄生容量を小さくし、しきい値電圧に対する不感応
性を大きくした増幅回路を提供せんとするにある。
し、寄生容量を小さくし、しきい値電圧に対する不感応
性を大きくした増幅回路を提供せんとするにある。
本発明は、入力端子と、ダイオードとして配置した第１
導電型のトランジスタおよびダイオードとして配置した
第２導電型のトランジスタより成る直列回路と、第１導
電型の第３トランジスタおよび第２導電型の第４トラン
ジスタより成る直列回路とを具える増幅回路であって、
前記の各トランジスタは第１および第２主電極と制御電
極とを有しており、第１および第２トランジスタの制御
電極は相互接続され、第１トランジスタの第１主電極は
第４トランジスタの制御電極に結合され、第２トランジ
スタの第１主電極は第３トランジスタの制御電極に結合
され、第３および第４トランジスタの相互結合された第
１主電極が出力端子に結合されている増幅回路において
、インピーダンスおよび第２導電型の第５トランジスタ
より成る直列回路が第１および第２トランジスタの直列
回路に並列に配置されており、第２トランジスタの制御
電極が第５トランジスタの制御電極に結合され、第１ト
ランジスタの第１主電極が前記のインピーダンスを経て
第４トランジスタの制御電極に結合され、第２トランジ
スタの第１主電極が第５トランジスタの第１主電極に結
合されていることを特徴とする。
導電型のトランジスタおよびダイオードとして配置した
第２導電型のトランジスタより成る直列回路と、第１導
電型の第３トランジスタおよび第２導電型の第４トラン
ジスタより成る直列回路とを具える増幅回路であって、
前記の各トランジスタは第１および第２主電極と制御電
極とを有しており、第１および第２トランジスタの制御
電極は相互接続され、第１トランジスタの第１主電極は
第４トランジスタの制御電極に結合され、第２トランジ
スタの第１主電極は第３トランジスタの制御電極に結合
され、第３および第４トランジスタの相互結合された第
１主電極が出力端子に結合されている増幅回路において
、インピーダンスおよび第２導電型の第５トランジスタ
より成る直列回路が第１および第２トランジスタの直列
回路に並列に配置されており、第２トランジスタの制御
電極が第５トランジスタの制御電極に結合され、第１ト
ランジスタの第１主電極が前記のインピーダンスを経て
第４トランジスタの制御電極に結合され、第２トランジ
スタの第１主電極が第５トランジスタの第１主電極に結
合されていることを特徴とする。
この本発明によれば、比較的小さな入力トランジスタと
比較的大きな出力トランジスタとを有し、（れにもかか
わらず出力トランジスタにおける零入力電流を小さくし
うるようにしたＡＢ級比出力の形態で増幅回路を実現す
ることができる。特に、この増幅回路を（ｂｉ） Ｍ
ＯＳに設計することができる。
比較的大きな出力トランジスタとを有し、（れにもかか
わらず出力トランジスタにおける零入力電流を小さくし
うるようにしたＡＢ級比出力の形態で増幅回路を実現す
ることができる。特に、この増幅回路を（ｂｉ） Ｍ
ＯＳに設計することができる。
前記のインピーダンスは
（１／ Ｓ ＋ ＋１ ／ Ｓ ｚ） ・１ ／ ｍに
等しい抵抗値Ｒを有する抵抗とするのが好ましい。ここ
にＳｌおよびＳｔはそれぞれ第１および第２トランジス
タの電圧−電流特性曲線のスロープ（傾き）であり、ｍ
は第２トランジスタに対する第５トランジスタの増幅度
の比であり、従ってユニポーラトランジスタの場合ｍ−
ＡＷ／Ｌ）ｓ：（Ｗ／Ｌ）２となる。従って、零入力時
の出力電流を、第１および第２トランジスタの直列回路
と前記のインピーダンスおよび第５トランジスタの直列
回路との並列回路を流れる入力電流の変化に一層不感応
とすることができる。
等しい抵抗値Ｒを有する抵抗とするのが好ましい。ここ
にＳｌおよびＳｔはそれぞれ第１および第２トランジス
タの電圧−電流特性曲線のスロープ（傾き）であり、ｍ
は第２トランジスタに対する第５トランジスタの増幅度
の比であり、従ってユニポーラトランジスタの場合ｍ−
ＡＷ／Ｌ）ｓ：（Ｗ／Ｌ）２となる。従って、零入力時
の出力電流を、第１および第２トランジスタの直列回路
と前記のインピーダンスおよび第５トランジスタの直列
回路との並列回路を流れる入力電流の変化に一層不感応
とすることができる。
以下図面につき本発明を説明する。
第１図はＡＢ級比出力の形態の本発明による増幅回路の
第１実施例を示し、この増幅回路は端子１および２間に
結合された第１トランジスタＴ＋および第２トランジス
タＴ２の直列回路を具え、これらトランジスタは双方共
ＭＯＳＰＥＴの形態のものである。第１トランジスタＴ
、はｎ型のＭＯＳＦＥＴであり、第２トランジスタＴ２
はｐ型のＭＯＳＦＥＴである。これらのトランジスタは
双方共ダイオードとして配置されている。このことは、
これら２つのトランジスタの各々の制御電極が当該トラ
ンジスタの、一方の（すなわち第２の）主電極（ドレイ
ン）に結合されていることを意味する。また端子３およ
び４間に第３トランジスタＴ３および第４トランジスタ
Ｔ４の直列回路が設けられている。
第１実施例を示し、この増幅回路は端子１および２間に
結合された第１トランジスタＴ＋および第２トランジス
タＴ２の直列回路を具え、これらトランジスタは双方共
ＭＯＳＰＥＴの形態のものである。第１トランジスタＴ
、はｎ型のＭＯＳＦＥＴであり、第２トランジスタＴ２
はｐ型のＭＯＳＦＥＴである。これらのトランジスタは
双方共ダイオードとして配置されている。このことは、
これら２つのトランジスタの各々の制御電極が当該トラ
ンジスタの、一方の（すなわち第２の）主電極（ドレイ
ン）に結合されていることを意味する。また端子３およ
び４間に第３トランジスタＴ３および第４トランジスタ
Ｔ４の直列回路が設けられている。
第３トランジスタはｎ型のＭＯＳＦＥＴであり、第４ト
ランジスタはｐ型のＭＯＳＦＥＴである。これらトラン
ジスタＴ、およびＴ４のソース主電極は互いに結合され
且つ増幅回路の出力端子５に結合されている。
ランジスタはｐ型のＭＯＳＦＥＴである。これらトラン
ジスタＴ、およびＴ４のソース主電極は互いに結合され
且つ増幅回路の出力端子５に結合されている。
トランジスタＴ２のソース主電極はトランジスタＴ、の
制御電極に結合されている。トランジスタＴ、のソース
主電極は抵抗Ｒの形態のインピーダンスを経てトランジ
スタＴ４の制御電極に結合されている。
制御電極に結合されている。トランジスタＴ、のソース
主電極は抵抗Ｒの形態のインピーダンスを経てトランジ
スタＴ４の制御電極に結合されている。
インピーダンスＲと第５トランジスタＴ、との直列回路
はトランジスタＴ、およびＴ２の直列回路と並列に端子
１および２間に配置されている。
はトランジスタＴ、およびＴ２の直列回路と並列に端子
１および２間に配置されている。
トランジスタＴ２およびＴ、のソース主電極は互いに結
合され且つ端子１に結合されている。同様にトランジス
タＴ２およびＴ、の制御電極（ゲート）が互いに結合さ
れている。
合され且つ端子１に結合されている。同様にトランジス
タＴ２およびＴ、の制御電極（ゲート）が互いに結合さ
れている。
トランジスタＴ、のソース主電極は端子２に結合されて
いる。この回路には零入力時の電流１ ｉｎおよび■。
いる。この回路には零入力時の電流１ ｉｎおよび■。
、が流れる。零入力時の入力電流Ｉ ｉｎは端子１から
端子２に流れ、この電流１ ｉｎは、零入力電流！、２
が流れるトランジスタＴ＋およびＴｚと零入力電流Ｉ、
が流れるトランジスタＴ、およびインピーダンスＲとよ
りそれぞれ成る２つの並列回路に分割される。
端子２に流れ、この電流１ ｉｎは、零入力電流！、２
が流れるトランジスタＴ＋およびＴｚと零入力電流Ｉ、
が流れるトランジスタＴ、およびインピーダンスＲとよ
りそれぞれ成る２つの並列回路に分割される。
零入力時の出力電流■。、は端子３からトランジスタＴ
３およびＴ４を経て端子４に流れる。零入力時の入力電
流１ ｉｎは端子１および２のうちの一方に接続された
電流源（図示せず）により供給される。この増幅回路に
より増幅すべき入力信号は端子１および２のうちの一方
に或いはトランジスタＴ、およびＴｚのドレイン主電極
間の相互接続点である端子６に供給しうる。（電流）増
幅された出力信号は出力端子５に現われる。端子３およ
び４は適切な電源電圧点に結合する。
３およびＴ４を経て端子４に流れる。零入力時の入力電
流１ ｉｎは端子１および２のうちの一方に接続された
電流源（図示せず）により供給される。この増幅回路に
より増幅すべき入力信号は端子１および２のうちの一方
に或いはトランジスタＴ、およびＴｚのドレイン主電極
間の相互接続点である端子６に供給しうる。（電流）増
幅された出力信号は出力端子５に現われる。端子３およ
び４は適切な電源電圧点に結合する。
トランジスタＴ、およびＴｚは電圧降下を生ぜしめ、こ
の電圧降下の値はトランジスタＴ、およびＴｚのしきい
値電圧および増幅度とトランジスタＴ１およびＴｚを流
れる電流（Ｉ＋Ｚ）とによって決定される。トランジス
タＴ、およびＴｚの両端間の電圧降下から減算される電
圧降下が抵抗Ｒの両端間に生ぜしめられる。抵抗Ｒを流
れる電流１、はトランジスタＴ２とで電流ミラーを構成
するトランジスタＴ、を介して、トランジスタＴ。
の電圧降下の値はトランジスタＴ、およびＴｚのしきい
値電圧および増幅度とトランジスタＴ１およびＴｚを流
れる電流（Ｉ＋Ｚ）とによって決定される。トランジス
タＴ、およびＴｚの両端間の電圧降下から減算される電
圧降下が抵抗Ｒの両端間に生ぜしめられる。抵抗Ｒを流
れる電流１、はトランジスタＴ２とで電流ミラーを構成
するトランジスタＴ、を介して、トランジスタＴ。
およびＴｚを流れる電流１１□に結合される。トランジ
スタＴｓがトランジスタＴ２に比べｍ倍のＷＺＬ比を有
する場合には ！、 ＝ Ｉｉｎ Ｈｍ／ （ｍ＋ １）および１ ＋
ｚ＝ Ｉ ｔｎ／ （ｍ ＋ １ ）が成立つ。抵抗Ｒ
を ｍ−Ｒ＝ （１／Ｓ、＋１／Ｓ、） となるように選択することにより零入力時の出力電流Ｉ
。ｕｔをｆｉｎの変化に関係なくすることができる。こ
こに８１およびＳ２はそれぞれトランジスタＴ１および
Ｔｚの電圧−電流特性曲線のスロープ（傾き）である。
スタＴｓがトランジスタＴ２に比べｍ倍のＷＺＬ比を有
する場合には ！、 ＝ Ｉｉｎ Ｈｍ／ （ｍ＋ １）および１ ＋
ｚ＝ Ｉ ｔｎ／ （ｍ ＋ １ ）が成立つ。抵抗Ｒ
を ｍ−Ｒ＝ （１／Ｓ、＋１／Ｓ、） となるように選択することにより零入力時の出力電流Ｉ
。ｕｔをｆｉｎの変化に関係なくすることができる。こ
こに８１およびＳ２はそれぞれトランジスタＴ１および
Ｔｚの電圧−電流特性曲線のスロープ（傾き）である。
零入力時の出力電流Ｉ０゜。
はＲの値、Ｉ ｉｎの値および４つのトランジスタＴ。
〜Ｔ４の増幅度に依存する。このことはＭＯ３処理では
欠点とみなされる。その理由は、（多結晶）シート抵抗
の値が正確に設定されない為である。
欠点とみなされる。その理由は、（多結晶）シート抵抗
の値が正確に設定されない為である。
最近の（ｂｉ） Ｍ ＯＳ処理では、正確なイオン注入
抵抗が得られるため、上述したことは欠点とならない。
抵抗が得られるため、上述したことは欠点とならない。
第２図は第１図の実施例に極めて類似する本発明の第２
実施例を示す。この回路ではトランジスタＴ、およびＴ
ｚが第１実施例とは逆の順序で端子１および２間に配置
されている。更にこれらトランジスタは第１実施例とは
異なる導電型をしている。すなわち、トランジスタＴ、
がｐ型で、トランジスタＴ２がｎ型である。これと同じ
ことがトランジスタＴ３およびＴ４についてもいえる。
実施例を示す。この回路ではトランジスタＴ、およびＴ
ｚが第１実施例とは逆の順序で端子１および２間に配置
されている。更にこれらトランジスタは第１実施例とは
異なる導電型をしている。すなわち、トランジスタＴ、
がｐ型で、トランジスタＴ２がｎ型である。これと同じ
ことがトランジスタＴ３およびＴ４についてもいえる。
同様に、トランジスタＴ、およびインピーダンスＲが逆
の順序となっており、トランジスタＴ５は異なる導電型
（すなわちｎ型）となっている。第２図の回路の動作は
主に第１図の回路の動作と相違しない為、その説明は省
略する。
の順序となっており、トランジスタＴ５は異なる導電型
（すなわちｎ型）となっている。第２図の回路の動作は
主に第１図の回路の動作と相違しない為、その説明は省
略する。
本発明による利点を要約すると以下の通りである。
（１）トランジスタの対称性が保たれる。すなわち、同
じ導電型のトランジスタが集積回路に関する場合で同じ
しきい値電圧を有する限り、零入力時の出力電流１ ｏ
ｕｔがしきい値電圧の値に惑応しなくなる。
じ導電型のトランジスタが集積回路に関する場合で同じ
しきい値電圧を有する限り、零入力時の出力電流１ ｏ
ｕｔがしきい値電圧の値に惑応しなくなる。
（２）必要とする絶縁島の個数が少なく、すなわちトラ
ンジスタＴ、に対する１つの島と、トランジスタＴ２．
Ｔ５およびインピーダンスＲに対する１つの島との計２
個のみとなる。
ンジスタＴ、に対する１つの島と、トランジスタＴ２．
Ｔ５およびインピーダンスＲに対する１つの島との計２
個のみとなる。
（３）“ダイオード” ＴＩおよびＴｚと電流ミラート
ランジスタＴ、とを小型にでき、このことはチップ表面
積を小さく且つ寄生キャパシタンスを小さくする上で好
ましい。
ランジスタＴ、とを小型にでき、このことはチップ表面
積を小さく且つ寄生キャパシタンスを小さくする上で好
ましい。
（４）出力段の出力インピーダンスが抵抗Ｒを設けるこ
とにより増大しない。
とにより増大しない。
（５）抵抗Ｒの値を比較的小さくしてもＩ ｉｎが比較
的大きいために依然として可成り大きな電圧降下を得る
ことができる。
的大きいために依然として可成り大きな電圧降下を得る
ことができる。
（６）トランジスタＴ２のしきい値電圧とトランジスタ
ＴＩの両端間の電圧降下との和である抵抗Ｒの両端間の
許容電圧降下が大きくなり、トランジスタをこれらの飽
和範囲外に設定するおそれが少なくなる。
ＴＩの両端間の電圧降下との和である抵抗Ｒの両端間の
許容電圧降下が大きくなり、トランジスタをこれらの飽
和範囲外に設定するおそれが少なくなる。
（７）最近の（ｂｉ） Ｍ ＯＳ処理庖簡単に適用しう
る。
る。
本発明は上述した図示の増幅回路に限定されず、本発明
に関連しない点で図示の実施例と異なる増幅回路にも適
用しうる。例えば、トランジスタをバイポーラトランジ
スタの形態とした増幅回路も可能である。
に関連しない点で図示の実施例と異なる増幅回路にも適
用しうる。例えば、トランジスタをバイポーラトランジ
スタの形態とした増幅回路も可能である。
第１図は、本発明による増幅回路の第１実施例を示す回
路図、 第２図は、同じくその第２実施例を示す回路図である。 １〜４・・・端子 Ｔ１〜Ｔ４・・・トランジスタ Ｒ・・・インピーダンス（抵抗） 彎１−− Ｃフ Ｃフ
路図、 第２図は、同じくその第２実施例を示す回路図である。 １〜４・・・端子 Ｔ１〜Ｔ４・・・トランジスタ Ｒ・・・インピーダンス（抵抗） 彎１−− Ｃフ Ｃフ
Claims (1)
- 【特許請求の範囲】 １、入力端子と、ダイオードとして配置した第１導電型
のトランジスタおよびダイオードとして配置した第２導
電型のトランジスタより成る直列回路と、第１導電型の
第３トランジスタおよび第２導電型の第４トランジスタ
より成る直列回路とを具える増幅回路であって、前記の
各トランジスタは第１および第２主電極と制御電極とを
有しており、第１および第２トランジスタの制御電極は
相互接続され、第１トランジスタの第１主電極は第４ト
ランジスタの制御電極に結合され、第２トランジスタの
第１主電極は第３トランジスタの制御電極に結合され、
第３および第４トランジスタの相互結合された第１主電
極が出力端子に結合されている増幅回路において、イン
ピーダンスおよび第２導電型の第５トランジスタより成
る直列回路が第１および第２トランジスタの直列回路に
並列に配置されており、第２トランジスタの制御電極が
第５トランジスタの制御電極に結合され、第１トランジ
スタの第１主電極が前記のインピーダンスを経て第４ト
ランジスタの制御電極に結合され、第２トランジスタの
第１主電極が第５トランジスタの第１主電極に結合され
ていることを特徴とする増幅回路。 ２、請求項１に記載の増幅回路において、Ｓ＿１および
Ｓ＿２をそれぞれ第１および第２トランジスタの電圧−
電流特性曲線のスロープとし、ｍを第２トランジスタの
増幅度に対する第５トランジスタの増幅度の比とした場
合に、前記のインピーダンスを （１／Ｓ＿１＋１／Ｓ＿２）・１／ｍ に等しい抵抗値Ｒを有する抵抗としたことを特徴とする
増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702778A NL8702778A (nl) | 1987-11-20 | 1987-11-20 | Ruststroominstelling voor een versterkerschakeling. |
| NL8702778 | 1987-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162005A true JPH01162005A (ja) | 1989-06-26 |
Family
ID=19850944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290303A Pending JPH01162005A (ja) | 1987-11-20 | 1988-11-18 | 増副回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4868518A (ja) |
| EP (1) | EP0317015B1 (ja) |
| JP (1) | JPH01162005A (ja) |
| KR (1) | KR970005290B1 (ja) |
| DE (1) | DE3874293T2 (ja) |
| NL (1) | NL8702778A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5177374A (en) * | 1990-10-03 | 1993-01-05 | International Business Machines Corporation | Current mode gate drive for power mos transistors |
| US5689211A (en) * | 1996-02-14 | 1997-11-18 | Lucent Technologies Inc. | Quiescent current control for the output stage of an amplifier |
| IT1291676B1 (it) * | 1997-04-28 | 1999-01-19 | Sgs Thomson Microelectronics | Stadio di uscita a cmos esente da fenomeni di deriva |
| FR2829886B1 (fr) | 2001-09-18 | 2005-09-30 | St Microelectronics Sa | Circuit amplificateur en classe ab |
| US20070096821A1 (en) * | 2005-11-03 | 2007-05-03 | Samsung Electronics Co., Ltd. | Wide-band amplifier |
Family Cites Families (3)
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|---|---|---|---|---|
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| US4038607A (en) * | 1976-08-23 | 1977-07-26 | Rca Corporation | Complementary field effect transistor amplifier |
| US4467288A (en) * | 1982-01-05 | 1984-08-21 | Strickland James C | Distortion-free complemented error feedback amplifier and method |
-
1987
- 1987-11-20 NL NL8702778A patent/NL8702778A/nl not_active Application Discontinuation
-
1988
- 1988-10-31 US US07/264,752 patent/US4868518A/en not_active Expired - Fee Related
- 1988-11-15 DE DE8888202545T patent/DE3874293T2/de not_active Expired - Fee Related
- 1988-11-15 EP EP88202545A patent/EP0317015B1/en not_active Expired - Lifetime
- 1988-11-17 KR KR1019880015108A patent/KR970005290B1/ko not_active Expired - Lifetime
- 1988-11-18 JP JP63290303A patent/JPH01162005A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR890009071A (ko) | 1989-07-13 |
| EP0317015A1 (en) | 1989-05-24 |
| NL8702778A (nl) | 1989-06-16 |
| US4868518A (en) | 1989-09-19 |
| KR970005290B1 (ko) | 1997-04-15 |
| EP0317015B1 (en) | 1992-09-02 |
| DE3874293D1 (de) | 1992-10-08 |
| DE3874293T2 (de) | 1993-03-25 |
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