JPH01163834A - 命令語のアドレス修飾方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサによるアドレシング方式
さらには命令語のアドレス修飾方式に関し、例えば、デ
ィジタル通信統合網のための通信プロトコル制御用ＬＳ
Ｉに適用して有効な技術に関するものである。

〔従来技術〕

ディジタル通信統合網としては、昭和６０年１２月２５
日オーム社発行の「マイクロコンピュータハンドブック
Ｊ　Ｐ７７４及びＰ７７５に記載されているように、電
話、データ、ファクシミリ通信や各種通信処理サービス
を１つのディジタル通信網で総合して提供するディジタ
ル総合サービス網（ＩＳＤＮ）や、高度情報通信システ
ム（ＩＮＳ）が提供されているが、各種端末装置が結合
される交換局には、当該局と所定の端末装置尼の間で通
信処理を行う場合の通信プロトコル制御用ＬＳＩが設け
られている。この通信プロトコル制御用ＬＳＩは、局と
所定の端末装置との間で通信処理を開始するとき、少な
くとも、端末装置の種類や通信速度など通信処理に必要
なデータを端末装置毎に持つデータテーブルをアクセス
する機能が必要とされる。この通信プロトコル用データ
テーブルのアクセスに際しては、その処理の高速化が必
要とされるため、分岐命令を介してデータテーブルの選
択を行うようにすることができる。その場合には、デー
タテーブル変更のための基準アドレスデータのロード、
ロードされた基準アドレスに対する変位量の加算処理、
及び加算結果のストアなど複数のソフトウェアステップ
が必要とされる。

〔発明が解決しようとする問題点〕

しかしながら、上記のような分岐命令を介したデータテ
ーブルのアクセス処理では、そのアクセスに複数ソフト
ウェアステップを要するため、複数の端末装置を逐次ラ
ンダムにサポートしなければならない通信プロトコル制
御用ＬＳＩにおいて要求される通信プロトコル用データ
テーブルの高速アクセスを充分に満足させることができ
ない。

本発明の目的は、複数個のデータテーブルの中から所定
のデータテーブルを高速にアクセス可能な命令語のアド
レス修飾方式を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、命令語に含まれるオペランドアドレスと修飾
レジスタの内容とを加算して実効アドレスを得る方式で
あって、夫々所定の記憶容量で構成された複数のデータ
テーブルを夫々指定するためのアドレスデータを修飾レ
ジスタに格納しておき、命令語に基づいて修飾レジスタ
の所定のアドレスデータを選択し、その選択されたアド
レスデータと、オペランドアドレスに含まれていて各デ
ータテーブル内における共通の相対アドレスを指定する
相対アドレスデータとを加算処理して、オペランドをア
ドレシングするための実効アドレスを得るものである。

〔作　用〕

上記した手段によれば、アドレス部を有する１つの命令
語を実行することにより、修飾レジスタの選択、選択さ
れた修飾レジスタが保有するアドレスデータと当該命令
語に含まれるアドレスデータとの加算処理が実行されて
、所望のデータテーブルをアドレシングするための実効
アドレスが得られ、それによって、複数個のデータテー
ブルに対して所定のデータテーブルの高速アクセスを達
成するものである。

〔実　施　例〕

第１図は本発明の一実施例である通信プロトコル制御用
ＬＳＩの要部を示すブロック図である。

本実施例の通信プロトコル制御用ＬＳＩは、特に制限さ
れないが、ｌ５ＤＮの交換局に内蔵され、電話、ファク
シミリ、デイスプレィなどの複数個の図示しない端末装
置が接続されている通信回線とインタフェースを採るシ
リアル入出力回路５Ｉ１０を有する。更に通信プロトコ
ル制御用ＬＳＩは、データ人出力バッファＤＢＵＦＦを
介して、交換局の図示しないホストプロセッサなどに結
合されている。

この通信プロトコル制御用ＬＳＩは、命令制御系として
、プログラムメモリＰＧＭから内部データバスＩＤＢに
読み出される命令をフェッチするインストラクションレ
ジスタＩＲ，そのインストラクションレジスタＩＲにフ
ェッチされた命令特にオペコードをデコードするインス
トラクションデコーダＩＤＥＣ，及び、そのインストラ
クションデコーダＩＤＥＣから出力される制御データに
基づいて各部に制御信号をシーケンシャルに供給するコ
ントローラＩＣ０ＮＴなどが設けられている。また、上
記命令制御系の制御に基づく演算処理を実行する演算実
行系として、演算のためのデータ又は演算結果データが
蓄えられるアキュムレータＡＣＣ１命令の内部実行時に
使用されるテンポラリレジスタＴＲ１及び、算術演算ユ
ニットＡＬＵなどが、夫々上記内部データバスＩＤＢに
結合されている。

第１図においてＲＡは、命令制御や演算実行に必要とさ
れる各種制御用データや演算用データを格納するレジス
タアレイＲＡであり、実際には所定ビット数のデータを
高速にリード・ライト可能なデータメモリなどによって
構成され、内部データバスＩＤＢに結合されている。レ
ジスタアレイＲＡに含まれるレジスタの選択は、上記コ
ントローラＩＣ０ＮＴから出力される制御信号を受ける
レジスタ選択回路Ｒ３によって実行される。

上記レジスタアレイＲＡには各種汎用レジスタ及び専用
レジスタが含まれ、アドレス信号形成に関与するものと
して、現在実行中のプログラムのメモリアドレスを指定
するプログラムカウンタＰＣ１及びスタック領域の最上
位を示すスタックポインタＳＰ、データメモリＤＴＭの
アドレスを指定するアドレスポインタＡＰ、及び詳細を
後で説明する修飾レジスタ群ＭＲが含まれている。上記
プログラムカウンタＰＣ、スタックポインタＳＰ、及び
アドレスポインタＡＰは、インクリメンタ／デクリメン
タＩ／Ｄの出力端子を介して内部アドレスバスＩＡＢに
接続され、その内部アドレスバスＩＡＢには、プログラ
ムメモリＰＧＭのアドレス信号入力端子、及びデータメ
モリＤＴＭのアドレス信号入力端子が結合されている。

ここで１本実施例の通信プロトコル制御用ＬＳＩは、シ
リアル入出力回路５Ｉ１０を介して所定の端末装置との
間で通信処理を行うときに必要とされる端末装置の種類
や回線状態などのデータを端末装置毎にプロトコルデー
タテーブル（以下単にデータテーブルとも記す）に保有
する。このデータテーブルは、第２図に示されるように
、端末装置の数に呼応して、夫々等しい記憶容量によっ
てｎ個のデータテーブルＴＡ工乃至ＴＡｎとして上記デ
ータメモリＤＴＭに形成されている。例えば夫々のデー
タテーブルＴＡ１乃至ＴＡｎは、特に制限されないが、
４ビツトのアドレスデータＢｉによってアドレシング可
能な記憶容量によって夫々構成されている。また、デー
タテーブルＴＡ、乃至ＴＡｎの種類は、特に制限されな
いが、９ビツトのアドレスデータＡｉによって差別化さ
れるようになっている。この９ビツトのアドレスデータ
Ａｉは、特に制限されないが、本実施例の通信プロトコ
ル制御用ＬＳＩが直接管理するリニアなアドレス空間に
関するものとされる。

データテーブルＴＡ工乃至ＴＡｎに対するアドレシング
は、命令語に含まれるアドレス部を上記修飾レジスタ群
ＭＲの内容によって修飾する方式で得た実効アドレスに
よって実行可能とされる。

先ず、データテーブルをアクセスする場合の命令語に含
まれるオペランドアドレスＯＡは、特に制限されないが
、第３図に示されるように、１３ビツトとされ、その下
位４ビツトは、夫々のデータテープ内における相対アド
レスに呼応するアドレスデータＢｉとされ、その上位９
ビツトは、本実施例に従えば、全てゼロとされる。上記
修飾レジスタ群ＭＲは、上記図示しない端末装置に１対
１対応されるデータテーブルＴＡ１乃至ＴＡｎの種類を
特定する９ビツトのアドレスデータＡｉを上位９ビツト
に個別的に格納する夫々１３ビツトの修飾レジスタＭＲ
よ乃至ＭＲｎの集合として構成される。各修飾しジスタ
ＭＲ１乃至ＭＲｎの下位４ビツトは、本実施例に従えば
、夫々ゼロとされる。特に制限されないが、命令語のオ
ペコードＯＰＣには、修飾レジスタレジスタＭＲ１乃至
ＭＲｎの内から１つを選択するための所定ビット数のコ
ードが含まれている。

本実施例の通信プロトコル制御用ＬＳＩがシリアル入出
力回路ＳＩ／○を介して所定の端末装置との間で通信処
理を行うとき、当該端末装置の種類や回線状態などのデ
ータを、データテーブルＴＡ□乃至ＴＡｎの内の所定の
１つ例えばデータテープ内ルＴＡ□から得るにあたり、
プログラムメモリＰＧＭから所定の命令が読み出される
と、その命令語のオペコードＯＰＣはインストラクショ
ンレジスタＩＲにフェッチされる。フェッチされたオペ
コードＯＰＣはインストラクションデコーダＩＤＥＣに
よって解読され、その内容に応じた制御信号がコントロ
ーラＩＣ０ＮＴを介して各部に供給される。

当該命令語に含まれるオペランドアドレスＯＡは、テン
ポラリレジスタＴＲに格納される。斯るオペランドアド
レスＯＡは、本実施例に従えば夫々のデータテーブル内
における共通の相対アドレスに呼応する所定のアドレス
データＢｉを下位４ビツトに含み、且つその上位９ビツ
トはゼロとされるアドレスデータである。上記オペコー
ド○ＰＣには、修飾レジスタレジスタＭＲ１乃至Ｍ　Ｒ
ｎの内から１つの修飾レジスタレジスタＭＲ□を選択す
るためのコードが含まれていて、当該コードに従ってコ
ントローラＩＣ０ＮＴから出力される出力制御信号に基
づいてレジスタ選択回路Ｒ３の動作により修飾レジスタ
レジスタＭＲ工が選択される。選択された修飾レジスタ
ＭＲ１から出力されるアドレスデータは、データテーブ
ルＴＡ□を指定するためのアドレスデータＡ１が上位９
ビツトに含まれ、その下位４ビツトはゼロとされ、アキ
ュムレータＡＣＣに転送される。アキュムレータＡＣＣ
に格納されたアドレスデータと、テンポラリレジスタＴ
Ｒに格納されたオペランドアドレスＯＡとは、算術演算
ユニットＡＬＵによって加算処理され、それによって、
データテーブルＴＡ１を指定するためのアドレスデータ
Ａ１を上位９ビツトとすると共に、夫々のデータテーブ
ル内における共通の相対アドレスに呼応する所定のアド
レスデータＢｉを下位４ビツトとするデータテーブルＴ
Ａ□アクセス用の実効アドレスが得られる。

斯る実効アドレスデータは、上記アドレスポインタＡＰ
を介してデータメモリＤＴＭに供給され、それによって
、データメモリＤＴＭに含まれるデータテーブルＴＡ□
がアクセスされて所定の通信プロトコル制御用データが
、当該命令語の実行に際し所定の端末装置との通信処理
に必要とされるオペランドとして読み出される。

上記実施例によれば以下の作用効果を得るものである。

（１）シリアル入出力回路５Ｉ１０を介して所定の端末
装置との間で通信処理を行うとき、当該端末装置の種類
や回線状態などのプロトコル制御用データを、データテ
ーブルＴＡ□乃至ＴＡｎの内の所定の１つから得るにあ
たって必要とされる命令語に、修飾レジスタ選択用コー
ドと、夫々のデータテーブル内における共通の相対アド
レスに呼応する所定のアドレスデータＢｉを保有するオ
ペランドアドレスＯＡとが含まれ、その修飾レジスタ選
択用コードによって選択される修飾レジスタの内容と、
オペランドアドレスＯＡとが加算処理されることによっ
て、必要なデータテーブルをアクセスするための実効ア
ドレスが与えられるから、データテーブルをアクセスし
て所定のプロトコル制御用データを得るために必要な命
令の実行を単一のソフトウェアステップによって達成す
ることができる。

（２）上記作用効果より、複数のデータテーブルの中か
ら所定のデータテーブルをランダムにアクセスする場合
に高速アクセスを実現することができる。

（３）上記作用効果（１）より、複数の端末装置を制御
する１つの交換局と所定の端末装置との間での通信のた
めの処理の高速化を達成することができるから、複数の
端末装置を逐次ランダムにサポートしなければならない
通信プロトコル制御用ＬＳＩにおいて要求されるプロト
コル制御用データテーブルの高速アクセスを充分に満足
させることができる。

（４）上記作用効果（１）より、通信プロトコル制御用
ＬＳＩにおけるソフトウェア開発工数の低減を図ること
ができる。

（５）命令語に含まれるオペランドアドレスの上位９ビ
ツトをゼロ以外の所定のアドレスデータとすれば、それ
に応じて、修飾レジスタの格納データを変更することな
く、複数のデータテーブル群の中から任意のデータテー
ブル群に対して容易にアクセスすることができる。言い
換えるなら、デ−タテ−プルを実アドレス空間を超えて
容易に拡張することもできる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。

例えば上記実施例では、修飾レジスタのビット数を、命
令語に含まれるオペランドアドレスのビット数に等しく
構成したが、本発明はそれに限定されるものではなく、
夫々のデータテーブル内における共通の相対アドレスに
呼応するアドレスデータのビット数分だけ最大限減らす
ことができる。

また、オペランドアドレスのビット構成は上記実施例に
限定されず、適宜のビット数に変更することができ、そ
れに応じて修飾レジスタのビット構成も変更可能である
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である通信プロトコル制御
用ＬＳＩに適用した場合について説明したが、本発明は
それに限定されず、複数のデータテーブルを逐次ランダ
ムにアクセスする必要のある種々のシステムに適用する
ことができる。

本発明は、少なくとも命令語のアドレス部を修飾する条
件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、夫々所定の記憶容量で構成された複数のデー
タテーブルを夫々指定するためのアドレスデータを修飾
レジスタに格納しておき、命令語に基づいて修飾レジス
タの所定のアドレスデータを選択し、その選択されたア
ドレスデータと、オペランドアドレスに含まれていて各
データテーブル内におけ共通のアドレスを指定する相対
アドレスデータとを加算処理して、オペランドをアドレ
シングするための実効アドレスを得るものであるから、
１つの命令語を実行することにより、所望のデータテー
ブルをアドレシングするための実効アドレスが得られ、
それによって、複数個のデータテーブルに対する所定の
データテーブルの高速アクセスを達成することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例である通信プロトコル制御用
ＬＳＩの要部を示すブロック図・第２図はデータテーブ
ルの説明図、 第３図はオペランドアドレスと修飾レジスタの内容とを
加算して実効アドレスを得る処理の説明図である。 ＤＴＭ・・・データメモリ、ＰＧＭ・・・プログラムメ
モリ、ＡＬＵ・・・算術演算ユニット、Ｒ８・・・レジ
スタ選択回路、ＭＲ・・・修飾レジスタ群、ＭＲ，乃至
Ｍ　Ｒｎ・・・修飾レジスタ、ＴＡ工乃至ＴＡｎ・・・
データテーブル、ＯＰＣ・・・オペコード、ＯＡ・・・
オペランドアドレス、Ａｉ・・・データテーブル選択用
アドレスデータ、Ｂｉ・・・相対アドレスデータ。

Claims (1)

1. 【特許請求の範囲】 １、命令語に含まれるオペランドアドレスと修飾レジス
   タの内容とを加算して実効アドレスを得る方式であって
   、夫々所定の記憶容量で構成された複数のデータテーブ
   ルを夫々指定するためのアドレスデータを修飾レジスタ
   に格納しておき、命令語に基づいて修飾レジスタの所定
   のアドレスデータを選択し、その選択されたアドレスデ
   ータと、オペランドアドレスに含まれていて各データテ
   ーブル内におけ共通の相対アドレスを指定する相対アド
   レスデータとを加算処理して、オペランドをアドレシン
   グするための実効アドレスを得ることを特徴とする命令
   語のアドレス修飾方式。 ２、上記命令語に含まれるオペランドアドレスは、１群
   のデータテーブルの集合を指定するための群指定アドレ
   スデータと上記相対アドレスデータとを有し、また、修
   飾レジスタに格納されているアドレスデータは、オペラ
   ンドアドレスとの加算処理に際して相対アドレスデータ
   に対応する各ビットがゼロに設定されているものである
   ことを特徴とする特許請求の範囲第１項記載の命令語の
   アドレス修飾方式。