JPH01164158A - 通話路スイッチ試験装置 - Google Patents
通話路スイッチ試験装置Info
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- JPH01164158A JPH01164158A JP62320133A JP32013387A JPH01164158A JP H01164158 A JPH01164158 A JP H01164158A JP 62320133 A JP62320133 A JP 62320133A JP 32013387 A JP32013387 A JP 32013387A JP H01164158 A JPH01164158 A JP H01164158A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
時分割多重化されたＰＣＭディジタルデータの交換処理
を０行う通話路の時間スイッチ、特にデータパスメモリ
を用いる通話路スイッチ試験装置に関し・ パイロット試験パターンデータをライトするデータバス
メモリ（ＤＰＭ）のアドレスを順次変化させることによ
りＤＰＭの全アドレスにわたる障害検出を可能とするこ
とを目的とし、 通話データ及び試験パターンデータを記憶する記憶手段
と、該記憶手段上で前記通話データ及び試験パターンデ
ータを最初にライトすべきアドレスを発生する初期ライ
トアドレス発生手段と、該初期ライトアドレス発生手段
の出力に応じて前記記憶手段から最初に前記通話データ
及び試験パターンデータをリードすべきアドレスを発生
する初期リードアドレス発生手段と、前記記憶手段の複
数のアドレスの試験を行うために、前記通話データ及び
試験パターンデータのライト及びリード両アドレスを前
記の両初期アドレスからそれぞれ順次歩進させるアドレ
ス歩進手段を有するように構成する。
を０行う通話路の時間スイッチ、特にデータパスメモリ
を用いる通話路スイッチ試験装置に関し・ パイロット試験パターンデータをライトするデータバス
メモリ（ＤＰＭ）のアドレスを順次変化させることによ
りＤＰＭの全アドレスにわたる障害検出を可能とするこ
とを目的とし、 通話データ及び試験パターンデータを記憶する記憶手段
と、該記憶手段上で前記通話データ及び試験パターンデ
ータを最初にライトすべきアドレスを発生する初期ライ
トアドレス発生手段と、該初期ライトアドレス発生手段
の出力に応じて前記記憶手段から最初に前記通話データ
及び試験パターンデータをリードすべきアドレスを発生
する初期リードアドレス発生手段と、前記記憶手段の複
数のアドレスの試験を行うために、前記通話データ及び
試験パターンデータのライト及びリード両アドレスを前
記の両初期アドレスからそれぞれ順次歩進させるアドレ
ス歩進手段を有するように構成する。
ディジタル通信網におけるディジタル交換機内で、時分
割多重化されたＰＣＭディジタルデータの交換処理を行
う通話路の時間スイッチ、特にデータバスメモリを用い
た通話路スイッチ試験装置に関する。
割多重化されたＰＣＭディジタルデータの交換処理を行
う通話路の時間スイッチ、特にデータバスメモリを用い
た通話路スイッチ試験装置に関する。
通信網の経済化ならびに将来のサービス統合化を目指し
て通信網のディジタル化が進められている。ディジタル
通信網においては、アナログ信号がパルス符号変調（Ｐ
ＣＭ ： Ｐｕ１ｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ ）方式によりディジタル信号に変換されて伝送さ
れる。例えばディジタル電話網では８ビットＰＣＭ信号
が用いられ、その信号はハイウェイ上で時分割多重化さ
れた形式で伝送される。
て通信網のディジタル化が進められている。ディジタル
通信網においては、アナログ信号がパルス符号変調（Ｐ
ＣＭ ： Ｐｕ１ｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ ）方式によりディジタル信号に変換されて伝送さ
れる。例えばディジタル電話網では８ビットＰＣＭ信号
が用いられ、その信号はハイウェイ上で時分割多重化さ
れた形式で伝送される。
このようなディジタル通信網において中心的役割を果た
すディジタル交換機では、通話路は時分割形スイッチで
構成されており、ディジタル多重信号の時間軸上の位置
、すなわちタイムスロットを時間スイ・ノチにより入れ
換えて交換処理を行っている。この時間スイッチは通話
メモリ、制御メモリ、シーケンシャルアドレスカウンタ
等から構成される。これらのうち通話メモリ、すなわち
データバスメモリ （ＤＰＭ）に対する試験方法として
、ある特定のパイロット試験パターンデータを常時ある
特定のチャネルに挿入して通話路のスイッチングを行い
、出側で出力をチエｙりするという方法を用いていた。
すディジタル交換機では、通話路は時分割形スイッチで
構成されており、ディジタル多重信号の時間軸上の位置
、すなわちタイムスロットを時間スイ・ノチにより入れ
換えて交換処理を行っている。この時間スイッチは通話
メモリ、制御メモリ、シーケンシャルアドレスカウンタ
等から構成される。これらのうち通話メモリ、すなわち
データバスメモリ （ＤＰＭ）に対する試験方法として
、ある特定のパイロット試験パターンデータを常時ある
特定のチャネルに挿入して通話路のスイッチングを行い
、出側で出力をチエｙりするという方法を用いていた。
上述のような通話路のパイロット試験方式を用いた時間
スイッチの従来例ブロック図を第４図に示す。図で二個
のデータバスメモリ （ＤＰＭ）２１ａ、２１ｂは多重
化されたディジタルデータの交換処理を行うタイムスロ
ットとして用いられる。
スイッチの従来例ブロック図を第４図に示す。図で二個
のデータバスメモリ （ＤＰＭ）２１ａ、２１ｂは多重
化されたディジタルデータの交換処理を行うタイムスロ
ットとして用いられる。
この例は高速化のために二個のＤＰＭを用いたダブルバ
ッファ方式であり、一方のＤＰＭにデータがライトされ
ているサイクルでは他方のＤＰＭからデータがリードさ
れ、次のサイクルでは逆になるように制御される。
ッファ方式であり、一方のＤＰＭにデータがライトされ
ているサイクルでは他方のＤＰＭからデータがリードさ
れ、次のサイクルでは逆になるように制御される。
カウンタ２２はデータのライトアドレスを連続的に発生
するためのものであり、保持メモリ （ＡＣＭ）２３は
ライトアドレスとリードアドレスとの関係であるデータ
交換（スイッチング）関係により、ライトアドレスに応
じてリードアドレスを発生する。すなわちデータはＤＰ
Ｍ上で連続したアドレスに順次ライトされるが、そのデ
ータは通信相手となる特定チャネルにのせられてリード
されることになる。
するためのものであり、保持メモリ （ＡＣＭ）２３は
ライトアドレスとリードアドレスとの関係であるデータ
交換（スイッチング）関係により、ライトアドレスに応
じてリードアドレスを発生する。すなわちデータはＤＰ
Ｍ上で連続したアドレスに順次ライトされるが、そのデ
ータは通信相手となる特定チャネルにのせられてリード
されることになる。
四個のセレクタ２４ａ、２４ｂ、２４ｃ、２４ｄはＤＰ
Ｍ２１ ａ、２ ｌ ｂへのデータライト及びリードを
制御するものである。セレクタ２４ａはパイロット試験
パターン発生器２５の発生するパターンデータを多重化
された入力データの特定チャネルに挿入するためのもの
で、またセレクタ２４ｂはダブルバッファ方式が用いら
れているために必要であり、二個のＤＰＭ２１ ａ、２
１ｂのどちらからデータをリードするかを選択する作用
を持ち、Ｊ−にフリップフロップ２７、インバータ２８
ａを経由する８ＫＩｌｚクロツクにより制御される。セ
レク、り２４ｃ、２４ｄはそれぞれＤＰＭ２１３．２１
ｂの状態すなわちデータのライトかリードかを選択する
もので、ともにＪ−にフリップフロップ２７を経由した
８ Ｋ Ｈｚクロック信号により制御されるが、この信
号がセレクタ２４ｃにはそのまま、セレクタ２４ｄには
インパーク２８ｂを通して入力されるため、ＤＰＭ２１
ａと２１ｂとは片方がリードであるサイクルでは他方
がライト、次のサイクルでは逆になるように制御される
。
Ｍ２１ ａ、２ ｌ ｂへのデータライト及びリードを
制御するものである。セレクタ２４ａはパイロット試験
パターン発生器２５の発生するパターンデータを多重化
された入力データの特定チャネルに挿入するためのもの
で、またセレクタ２４ｂはダブルバッファ方式が用いら
れているために必要であり、二個のＤＰＭ２１ ａ、２
１ｂのどちらからデータをリードするかを選択する作用
を持ち、Ｊ−にフリップフロップ２７、インバータ２８
ａを経由する８ＫＩｌｚクロツクにより制御される。セ
レク、り２４ｃ、２４ｄはそれぞれＤＰＭ２１３．２１
ｂの状態すなわちデータのライトかリードかを選択する
もので、ともにＪ−にフリップフロップ２７を経由した
８ Ｋ Ｈｚクロック信号により制御されるが、この信
号がセレクタ２４ｃにはそのまま、セレクタ２４ｄには
インパーク２８ｂを通して入力されるため、ＤＰＭ２１
ａと２１ｂとは片方がリードであるサイクルでは他方
がライト、次のサイクルでは逆になるように制御される
。
セｌｚクク２４ｂによりＤＰＭ２１ ａと２１ｂとから
交互に出力される出力データから試験パターンが抽出さ
れバイロフト試験パターン照合器２６によってＤＰＭの
障害の有無がチエツクされる。
交互に出力される出力データから試験パターンが抽出さ
れバイロフト試験パターン照合器２６によってＤＰＭの
障害の有無がチエツクされる。
第４図の時間スイッチの動作タイムチャートを第５図に
示す。図で８ＫＩＩｚクロツクの一周期が一つのライト
又はリードサイクルとなる。ＤＰＭ２１ａがライトサイ
クルにあるとき（ｔｌ＜ｔ＜ｔ２）はＤＰＭ２ ｌ ｂ
はリードサイクルにあり、次のサイクル（ｔ２＜ｔ＜ｔ
３）では逆になる。
示す。図で８ＫＩＩｚクロツクの一周期が一つのライト
又はリードサイクルとなる。ＤＰＭ２１ａがライトサイ
クルにあるとき（ｔｌ＜ｔ＜ｔ２）はＤＰＭ２ ｌ ｂ
はリードサイクルにあり、次のサイクル（ｔ２＜ｔ＜ｔ
３）では逆になる。
各サイクルでライト、又はリードされるデータをＤＰＭ
のアドレスにしてＱ−ｎ番地の分とすると、一般にパイ
ロット試験パターンデータはライトサイクルの最後、す
なわちｎ番地にライトされ、同様にリードサイクルの最
後にリードされてＤＰＭの障害の有無がチエツクされる
ことになる。すなわち、従来の試験法では常に入力信号
の特定チャネルにパイロット試験パターンが挿入され、
ＤＰＭ上での特定アドレスにおける障害チエツクを行っ
ていた。
のアドレスにしてＱ−ｎ番地の分とすると、一般にパイ
ロット試験パターンデータはライトサイクルの最後、す
なわちｎ番地にライトされ、同様にリードサイクルの最
後にリードされてＤＰＭの障害の有無がチエツクされる
ことになる。すなわち、従来の試験法では常に入力信号
の特定チャネルにパイロット試験パターンが挿入され、
ＤＰＭ上での特定アドレスにおける障害チエツクを行っ
ていた。
〔発明が解決しようとする問題点３
以上説明した従来の通話路試験方式では、時間スイッチ
であるデータバスメモリ （ＤＰＭ）上でパイロット試
験パターンデータをライトするアドレスは一般に固定で
ある。このアドレスを可変として、空いているタイムス
ロットを用いることもできるが、制御が複雑になる等の
問題点がある。
であるデータバスメモリ （ＤＰＭ）上でパイロット試
験パターンデータをライトするアドレスは一般に固定で
ある。このアドレスを可変として、空いているタイムス
ロットを用いることもできるが、制御が複雑になる等の
問題点がある。
バイロフト試験パターンデータがライトされるＤＰＭの
アドレスが固定であると、パイロット試験によって検出
できるＤＰＭの障害はその固定アドレスの障、害のみと
なる。例えばＤＰＭのアドレスを８ビツトとすると試験
パターンデータがライトされる２５５番地での障害が検
出されるのみである。他の０〜２５４番地に対するチエ
ツクは例えばパリティ−チエツクによることになり、完
全な障害検出を行うことができないという問題点がある
。
アドレスが固定であると、パイロット試験によって検出
できるＤＰＭの障害はその固定アドレスの障、害のみと
なる。例えばＤＰＭのアドレスを８ビツトとすると試験
パターンデータがライトされる２５５番地での障害が検
出されるのみである。他の０〜２５４番地に対するチエ
ツクは例えばパリティ−チエツクによることになり、完
全な障害検出を行うことができないという問題点がある
。
本発明は、上述の問題点に鑑み、バイロフト試験パター
ンデータをライトするＤＰＭのアドレスを順次変化させ
ることにより、時間スイッチであるＤＰＭの全アドレス
にわたる障害検出を可能とする通話路スイッチ試験装置
を提供することを目的とする。
ンデータをライトするＤＰＭのアドレスを順次変化させ
ることにより、時間スイッチであるＤＰＭの全アドレス
にわたる障害検出を可能とする通話路スイッチ試験装置
を提供することを目的とする。
〔問題点を解決するための手段〕
第１図に本発明の通話路スイッチが用いれらるディジタ
ル交換網の全体ブロック図を示す。同図でディジタル交
換機５の内部に本発明の通話路スイッチ６があり、その
主要構成要素は記１，９手段１、初期ライトアドレス発
生手段２、初期リードアドレス発生手段３、及びアドレ
ス歩進手段４である。
ル交換網の全体ブロック図を示す。同図でディジタル交
換機５の内部に本発明の通話路スイッチ６があり、その
主要構成要素は記１，９手段１、初期ライトアドレス発
生手段２、初期リードアドレス発生手段３、及びアドレ
ス歩進手段４である。
記憶手段１は一つのライトサイクル中に例えばフレーム
を単位として、パイロット試験パターンデータをあるア
ドレスに、入力ＰＣＭデータを他のアドレスに記憶する
。初期ライトアドレス発生手段２はこれらのデータを最
初にライトするアドレスを指定する。初期リードアドレ
ス発生手段３は初期ライトアドレス発生手段２の発生す
るアドレスに応じて、通信の相手先となるチャネルにデ
ータが出力されるように初期リードアドレスを発生ずる
。アドレス歩進手段４は記憶手段１のメモリ全アドレス
の障害チエツクを目的として、パイロット試験パターン
データと入力ＰＣＭデータとのライト及びリードの両ア
ドレスを一組のライト・リードサイクル毎に前述の両初
期アドレスから順次歩進させる。
を単位として、パイロット試験パターンデータをあるア
ドレスに、入力ＰＣＭデータを他のアドレスに記憶する
。初期ライトアドレス発生手段２はこれらのデータを最
初にライトするアドレスを指定する。初期リードアドレ
ス発生手段３は初期ライトアドレス発生手段２の発生す
るアドレスに応じて、通信の相手先となるチャネルにデ
ータが出力されるように初期リードアドレスを発生ずる
。アドレス歩進手段４は記憶手段１のメモリ全アドレス
の障害チエツクを目的として、パイロット試験パターン
データと入力ＰＣＭデータとのライト及びリードの両ア
ドレスを一組のライト・リードサイクル毎に前述の両初
期アドレスから順次歩進させる。
集線装置７ａ、７ｂ、７ｃにはそれぞれ多数の加入端末
が接続される。Ｓ Ｓ／Ｓ Ｒ８は信号送受信部、５Ｒ
Ｄ９は信号分解部である。これらは加入者との信号送受
信や対向交換機との局間信号送受信等を行うためのもの
であり、中央制御装置（ＣＣ）１０により制御される。
が接続される。Ｓ Ｓ／Ｓ Ｒ８は信号送受信部、５Ｒ
Ｄ９は信号分解部である。これらは加入者との信号送受
信や対向交換機との局間信号送受信等を行うためのもの
であり、中央制御装置（ＣＣ）１０により制御される。
第１図において記憶手段１は例えばデータバスメモリ（
ＤＰＭ）であり、ＤＰＭにはＰＣＭデータが例えばフレ
ーム単位で入力するが、その特定チャネルにはパイロッ
ト試験パターンが挿入されている。初期ライトアドレス
発生手段２は例えばシーケンシャルカウンタであり、最
初のフレームのデータは０番地から順次ＤＰＭにライト
される。
ＤＰＭ）であり、ＤＰＭにはＰＣＭデータが例えばフレ
ーム単位で入力するが、その特定チャネルにはパイロッ
ト試験パターンが挿入されている。初期ライトアドレス
発生手段２は例えばシーケンシャルカウンタであり、最
初のフレームのデータは０番地から順次ＤＰＭにライト
される。
一般にパイロット試験パターンはＤＰＭ内で１フレーム
のデータが格納される領域の最終アドレスに記憶される
。
のデータが格納される領域の最終アドレスに記憶される
。
初期リードアドレス発生手段３は、例えば保持メモリ
（ＡＣＭ）であり、その内部にはＤＰＭにライトされた
データを通信の相手先チャネルに出力するためにどの時
点でリードすべきか、すなわちライトアドレスとリード
アドレスとの関係が格納されており、初期ライトアドレ
ス発生手段２の出力するライトアドレスに応じてデータ
のリードアドレスを発生する。
（ＡＣＭ）であり、その内部にはＤＰＭにライトされた
データを通信の相手先チャネルに出力するためにどの時
点でリードすべきか、すなわちライトアドレスとリード
アドレスとの関係が格納されており、初期ライトアドレ
ス発生手段２の出力するライトアドレスに応じてデータ
のリードアドレスを発生する。
ＤＰＭの全アドレスのチエツクを行うためには、バイロ
フト試験パターンをライトするアドレスを変化させるこ
とが必要であり、アドレス歩進手段４はこの目的のため
に次のフレーム以降に対してデータのライト及びリード
両アドレスを前記の両初期アドレスから順次歩進させる
。ＰＣＭ時分割多重化信号の各フレームに対するパイロ
ット試験パターンの挿入タイミングを一定とすると、試
験パターンの格納されるＤＰＭ上のアドレスはフレーム
毎に一つずつずれることになり、ＤＰＭの全アドレスに
対してパイロット試験を実施できる。
フト試験パターンをライトするアドレスを変化させるこ
とが必要であり、アドレス歩進手段４はこの目的のため
に次のフレーム以降に対してデータのライト及びリード
両アドレスを前記の両初期アドレスから順次歩進させる
。ＰＣＭ時分割多重化信号の各フレームに対するパイロ
ット試験パターンの挿入タイミングを一定とすると、試
験パターンの格納されるＤＰＭ上のアドレスはフレーム
毎に一つずつずれることになり、ＤＰＭの全アドレスに
対してパイロット試験を実施できる。
本発明の実施例ブロック図を第２図、その動作タイムチ
ャートを第３図に示す。第２図は従来例ブロック図の第
４図に類似しているが、第二のカウンタ１８．２０と二
個の加算器１９ａ、１９ｂが追加された構成となってい
る。カウンタ１８゜２０は、データバスメモリ （ＤＰ
Ｍ）ｌｌａと１１ｂとに格納されるデータが例えば１フ
レ一ム分であるとすると、２フレーム毎にその出力が歩
進するシーケンシャルカウンタである。加算器１９ａは
カウンタ１８の出力とセレクタ１４ｃの出力との、また
加算器１９ｂはカウンタ２０の出力とセレクタ１４ｄの
出力との和をとるものであり、それぞれＤＰＭｌｌａ、
ｌｌｂに対するデータのライトアドレス及びリードアド
レスを２フレーム毎に“１”だけずらす作用を持ってい
る。これによって、入力データに対してセレクタ１４ａ
によりパイロット試験パターンデータが挿入されるタイ
ミングが一定であっても、ＤＰＭｌｌａ、１１ｂの内部
で試験パターンが格納されるアドレスは“１”ずつずれ
ていくことになる。
ャートを第３図に示す。第２図は従来例ブロック図の第
４図に類似しているが、第二のカウンタ１８．２０と二
個の加算器１９ａ、１９ｂが追加された構成となってい
る。カウンタ１８゜２０は、データバスメモリ （ＤＰ
Ｍ）ｌｌａと１１ｂとに格納されるデータが例えば１フ
レ一ム分であるとすると、２フレーム毎にその出力が歩
進するシーケンシャルカウンタである。加算器１９ａは
カウンタ１８の出力とセレクタ１４ｃの出力との、また
加算器１９ｂはカウンタ２０の出力とセレクタ１４ｄの
出力との和をとるものであり、それぞれＤＰＭｌｌａ、
ｌｌｂに対するデータのライトアドレス及びリードアド
レスを２フレーム毎に“１”だけずらす作用を持ってい
る。これによって、入力データに対してセレクタ１４ａ
によりパイロット試験パターンデータが挿入されるタイ
ミングが一定であっても、ＤＰＭｌｌａ、１１ｂの内部
で試験パターンが格納されるアドレスは“１”ずつずれ
ていくことになる。
第３図のタイムチャートも従来例の第５図に類似し、Ｄ
ＰＭｌ １ ａとｌｌｂはあるサイクルでは一方がライ
ト、他方がリード動作を行うが、次のサイクルではライ
ト、リードが逆になる。簡単のために、１サイクルでラ
イト、リードするデータを１フレ一ム分とし、１フレー
ムはＱ−、−ｎチャネルで構成され、１チャネル分のデ
ータはＤＰＭ上で一つのアドレスに格納されるものとす
る。
ＰＭｌ １ ａとｌｌｂはあるサイクルでは一方がライ
ト、他方がリード動作を行うが、次のサイクルではライ
ト、リードが逆になる。簡単のために、１サイクルでラ
イト、リードするデータを１フレ一ム分とし、１フレー
ムはＱ−、−ｎチャネルで構成され、１チャネル分のデ
ータはＤＰＭ上で一つのアドレスに格納されるものとす
る。
第３図ではカウンタ１８が“０”を出力している区間（
ｔ＋＜ｔ＜ｔ３）の動作は従来例に対する第５図のタイ
ムチャートと同様であるため省略されているが、この区
間の前半部ｔ ＋ ＜ ｔ ＜ ｔ ２では第一フレー
ムの０．１．２． ・・・ｎチャネルのデータがＤＰ
Ｍｌｌａ内でそれぞれ同じ数字となるアドレス０．１．
２． ・・・ｎ番地にライトされる。パイロット試験
パターンデータが挿入されるタイミングをフレームの最
終チャネルとすると、ＤＰＭｌｌａの″ｎ′″番地に試
験パターンが格納される。区間の後半部ｊ ２ ＜ ｔ
＜ ｔ ３においては、ＤＰＭＩ ｌ ｂ内の０．１
．２． ・・・ｎ番地に第二フレームの０．１．２．
・・・ｎチャネルのデータがそれぞれライトされる
が、ｎチャネルのデータは挿入されるバイロフト試験パ
ターンである。またこの後半部でＤＰＭｌｌａ内に前半
部ｔ ＋ ＜ ｔ ＜ ｔ ２において格納されたデー
タがリードされる。この場合のデータリードアドレスは
第４図の説明と同様に保持メモリ１３に記憶さ、れてい
るデ、−タ交換関係によりラインアドレスに応じて決定
される。
ｔ＋＜ｔ＜ｔ３）の動作は従来例に対する第５図のタイ
ムチャートと同様であるため省略されているが、この区
間の前半部ｔ ＋ ＜ ｔ ＜ ｔ ２では第一フレー
ムの０．１．２． ・・・ｎチャネルのデータがＤＰ
Ｍｌｌａ内でそれぞれ同じ数字となるアドレス０．１．
２． ・・・ｎ番地にライトされる。パイロット試験
パターンデータが挿入されるタイミングをフレームの最
終チャネルとすると、ＤＰＭｌｌａの″ｎ′″番地に試
験パターンが格納される。区間の後半部ｊ ２ ＜ ｔ
＜ ｔ ３においては、ＤＰＭＩ ｌ ｂ内の０．１
．２． ・・・ｎ番地に第二フレームの０．１．２．
・・・ｎチャネルのデータがそれぞれライトされる
が、ｎチャネルのデータは挿入されるバイロフト試験パ
ターンである。またこの後半部でＤＰＭｌｌａ内に前半
部ｔ ＋ ＜ ｔ ＜ ｔ ２において格納されたデー
タがリードされる。この場合のデータリードアドレスは
第４図の説明と同様に保持メモリ１３に記憶さ、れてい
るデ、−タ交換関係によりラインアドレスに応じて決定
される。
次にカウンタ１８が“１”を出力する区間ｔ３＜ｔ＜ｔ
ａの前半部においては第三フレームのデータがＤＰＭｌ
ｌａにライトされるが、このときのライトアドレスは第
一フレームの場合と比べて“１”だけ大きくなる。そこ
で、第三フレームの０．１．２． ・・・ｎチャネル
のデータはＤＰＭｌｌａ上のアドレスでそれぞれ１，２
．・・・ｎ。
ａの前半部においては第三フレームのデータがＤＰＭｌ
ｌａにライトされるが、このときのライトアドレスは第
一フレームの場合と比べて“１”だけ大きくなる。そこ
で、第三フレームの０．１．２． ・・・ｎチャネル
のデータはＤＰＭｌｌａ上のアドレスでそれぞれ１，２
．・・・ｎ。
０番地にライトされることになり、ｎチャネルに挿入さ
れるパイロット試験パターンデータはＤＰＭｌｌａのＯ
番地にライトされる。またこの間に、ＤＰＭｌｌｂにｊ
２ ＜ ｔ ＜ ｔ ３で格納された第二フレームの
データがリードされる。後半部、すなわちｔ ４ ＜
ｔ ＜ ｔ ｓにおいてはＤＰＭＩ ｌ ｂに第四フレ
ームのデータがライトされ、ＤＰＭｌｌａからは前半部
、ｔ３ ＜ ｔ ＜ ｔ ａにおいて格納された第三フ
レームのデータがリードされる。ＤＰＭｌｌｂへのデー
タのライトアドレスは前半部でＤＰＭｌｌａにデータが
ライトされたときのアドレスと同様であり、０．１．．
２． ・・・ｎチャネルのデータがそれぞれ１，２．
・・・ｎ、Ｏ番地にライトされる。
れるパイロット試験パターンデータはＤＰＭｌｌａのＯ
番地にライトされる。またこの間に、ＤＰＭｌｌｂにｊ
２ ＜ ｔ ＜ ｔ ３で格納された第二フレームの
データがリードされる。後半部、すなわちｔ ４ ＜
ｔ ＜ ｔ ｓにおいてはＤＰＭＩ ｌ ｂに第四フレ
ームのデータがライトされ、ＤＰＭｌｌａからは前半部
、ｔ３ ＜ ｔ ＜ ｔ ａにおいて格納された第三フ
レームのデータがリードされる。ＤＰＭｌｌｂへのデー
タのライトアドレスは前半部でＤＰＭｌｌａにデータが
ライトされたときのアドレスと同様であり、０．１．．
２． ・・・ｎチャネルのデータがそれぞれ１，２．
・・・ｎ、Ｏ番地にライトされる。
ｔ ５＜ ｔ ＜ ｔ ａにおいては、カウンタ１８が
“２”を出力しており、第五フレームのデータが第一フ
レームの場合と比較して“２”だけ加えられたライトア
ドレスでＤＰＭｌｌａにライトされ、またＤＰＭｌｌｂ
からは第四フレームのデータがリードされる。第五フレ
ームの０．１．２． ・・・ｎチャネルのデータはそ
れぞれＤＰＭｌｌａ上のアドレス２．３，４． ・・
・ｎ、０．１番地にライトされ、試験パターンデータが
ライトされるアドレスは１”番地となる。
“２”を出力しており、第五フレームのデータが第一フ
レームの場合と比較して“２”だけ加えられたライトア
ドレスでＤＰＭｌｌａにライトされ、またＤＰＭｌｌｂ
からは第四フレームのデータがリードされる。第五フレ
ームの０．１．２． ・・・ｎチャネルのデータはそ
れぞれＤＰＭｌｌａ上のアドレス２．３，４． ・・
・ｎ、０．１番地にライトされ、試験パターンデータが
ライトされるアドレスは１”番地となる。
以下同様の動作が繰り返され、カウンタ１８゜２０が“
ｎ”を出力するまでにＤＰＭｌｌａと１１ｂとの全ての
アドレスにバイロフト試験パターンデータが順次格納さ
れることになり、出側で試験パターン出力をチエツクす
ることにより、データバスメモリの全アドレスに対する
障害チエツクが可能となる。
ｎ”を出力するまでにＤＰＭｌｌａと１１ｂとの全ての
アドレスにバイロフト試験パターンデータが順次格納さ
れることになり、出側で試験パターン出力をチエツクす
ることにより、データバスメモリの全アドレスに対する
障害チエツクが可能となる。
本発明により通話路の時間スイッチであるデータバスメ
モリの全アドレスに対して順次バイロフト試験を行うこ
とが可能となり、パリティ−チエツクが不要となる。ま
た障害検出時にはそのときのアドレスを参照することに
より、障害番地、障害ビット位置等を検出することが可
能となる。
モリの全アドレスに対して順次バイロフト試験を行うこ
とが可能となり、パリティ−チエツクが不要となる。ま
た障害検出時にはそのときのアドレスを参照することに
より、障害番地、障害ビット位置等を検出することが可
能となる。
第１図は本発明の通話路スイッチが用いられるディジタ
ル交換網の全体ブロック図、 第２図は本発明の実施例ブロック図、 第３図は実施例の動作タイムチャート、第４図は時間ス
イッチの従来例ブロック図、第５図は従来例の動作タイ
ムチャートである。 １１ ａ、 １１ ｂ、 ２１ ａ、 ２ ｌ
ｂ・・・データバスメモリ ＣＤＰＭ） １２．１８，２０．２２・・・カウンタ、１３．２３・
・・保持メモリ、 １９ａ、１９ｂ−・・加算器。
ル交換網の全体ブロック図、 第２図は本発明の実施例ブロック図、 第３図は実施例の動作タイムチャート、第４図は時間ス
イッチの従来例ブロック図、第５図は従来例の動作タイ
ムチャートである。 １１ ａ、 １１ ｂ、 ２１ ａ、 ２ ｌ
ｂ・・・データバスメモリ ＣＤＰＭ） １２．１８，２０．２２・・・カウンタ、１３．２３・
・・保持メモリ、 １９ａ、１９ｂ−・・加算器。
Claims (1)
- 【特許請求の範囲】 １）通話データ及び試験パターンデータを記憶する記憶
手段（１）と、該記憶手段上で前記通話データ及び試験
パターンデータを最初にライトすべきアドレスを発生す
る初期ライトアドレス発生手段（２）と、該初期ライト
アドレス発生手段（２）の出力に応じて前記記憶手段（
１）から最初に前記通話データ及び試験パターンデータ
をリードすべきアドレスを発生する初期リードアドレス
発生手段（３）と、前記記憶手段（１）の複数のアドレ
スの試験を行うために、前記通話データ及び試験パター
ンデータのライト及びリード両アドレスを前記の両初期
アドレスからそれぞれ順次歩進させるアドレス歩進手段
（４）を有することを特徴とする通話路スイッチ試験装
置。 ２）前記アドレス歩進手段（４）は一組のライト・リー
ドサイクル毎に前記アドレスを歩進させることを特徴と
する特許請求の範囲第１項記載の通話路スイッチ試験装
置。 ３）前記記憶手段の所定アドレスに試験パターンデータ
をライトとした後に、該アドレスから所定読み出しタイ
ミングで前記試験パターンデータをリードしてスイッチ
ング動作を行うことを特徴とする特許請求の範囲第１項
記載の通話路スイッチ試験装置。 ４）前記初期ライトアドレス発生手段は第１のカウンタ
からなり、前記初期リードアドレス発生手段はメモリで
あり、前記アドレス歩進手段は第２のカウンタと加算器
とからなることを特徴とする特許請求の範囲第３項記載
の通話路スイッチ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320133A JPH01164158A (ja) | 1987-12-19 | 1987-12-19 | 通話路スイッチ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320133A JPH01164158A (ja) | 1987-12-19 | 1987-12-19 | 通話路スイッチ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01164158A true JPH01164158A (ja) | 1989-06-28 |
Family
ID=18118073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320133A Pending JPH01164158A (ja) | 1987-12-19 | 1987-12-19 | 通話路スイッチ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01164158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162439A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | Ａｔｍセル一時蓄積装置におけるメモリ障害検出方式 |
| TWI794782B (zh) * | 2020-04-10 | 2023-03-01 | 荷蘭商Ａｓｍｌ荷蘭公司 | 具有多個偵測器之帶電粒子束裝置及用於成像之方法 |
-
1987
- 1987-12-19 JP JP62320133A patent/JPH01164158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162439A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | Ａｔｍセル一時蓄積装置におけるメモリ障害検出方式 |
| TWI794782B (zh) * | 2020-04-10 | 2023-03-01 | 荷蘭商Ａｓｍｌ荷蘭公司 | 具有多個偵測器之帶電粒子束裝置及用於成像之方法 |
| TWI910404B (zh) * | 2020-04-10 | 2026-01-01 | 荷蘭商Ａｓｍｌ荷蘭公司 | 電子束裝置 |
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