JPH0897791A - 信号検出回路及びフレーム同期回路 - Google Patents
信号検出回路及びフレーム同期回路Info
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- JPH0897791A JPH0897791A JP6229410A JP22941094A JPH0897791A JP H0897791 A JPH0897791 A JP H0897791A JP 6229410 A JP6229410 A JP 6229410A JP 22941094 A JP22941094 A JP 22941094A JP H0897791 A JPH0897791 A JP H0897791A
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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- H04J3/06—Synchronising arrangements
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Abstract
(57)【要約】
【目的】 制御信号が含まれているデータ系列から簡単
な構成で迅速に制御信号を検出する。 【構成】 シリアル／パラレル変換回路２は入力データ
系列を１タイムスロット４ビット単位でシリアル／パラ
レル変換してＲＯＭ３の上位アドレス入力に与える。こ
のＲＯＭ３の下位アドレス入力にはシフトレジスタ４か
らのシフトデータが与えられる。ＲＯＭ３はアドレスが
制御信号に当たる場合は、所定のデータを出力し、この
出力値は次のフレームの制御信号を検出するためにｍ段
シフトレジスタ４に与えるものである。
な構成で迅速に制御信号を検出する。 【構成】 シリアル／パラレル変換回路２は入力データ
系列を１タイムスロット４ビット単位でシリアル／パラ
レル変換してＲＯＭ３の上位アドレス入力に与える。こ
のＲＯＭ３の下位アドレス入力にはシフトレジスタ４か
らのシフトデータが与えられる。ＲＯＭ３はアドレスが
制御信号に当たる場合は、所定のデータを出力し、この
出力値は次のフレームの制御信号を検出するためにｍ段
シフトレジスタ４に与えるものである。
Description
【０００１】
【産業上の利用分野】この発明は信号検出回路及びフレ
ーム同期回路に関し、検出対象信号やフレーム同期信号
などの検出回路として適用し得るものである。
ーム同期回路に関し、検出対象信号やフレーム同期信号
などの検出回路として適用し得るものである。
【０００２】
【従来の技術】従来のデータ通信システムにおけるデー
タ列には、伝送データそのものの他に各種の制御信号な
ども多重化されている場合が多い。例えば、この制御信
号は例えば、送信側装置から受信側装置を設定状態を制
御するための信号としてデータと共に伝送される場合が
ある。
タ列には、伝送データそのものの他に各種の制御信号な
ども多重化されている場合が多い。例えば、この制御信
号は例えば、送信側装置から受信側装置を設定状態を制
御するための信号としてデータと共に伝送される場合が
ある。
【０００３】このデータ系列の中から制御信号を検出す
る場合の検出方法として、次のような検出方法が一般的
には考えられる。先ず、データ系列の中に所定周期Ｔで
制御信号００が挿入されている場合、このデータ系列を
受信し、あるタイムスロットＸに制御信号００を検出す
ると、このときの検出窓をタイムスロットＸに固定す
る。
る場合の検出方法として、次のような検出方法が一般的
には考えられる。先ず、データ系列の中に所定周期Ｔで
制御信号００が挿入されている場合、このデータ系列を
受信し、あるタイムスロットＸに制御信号００を検出す
ると、このときの検出窓をタイムスロットＸに固定す
る。
【０００４】次にこのタイムスロットＸから所定周期Ｔ
後のタイムスロットＸが００であるか否かを確認する。
ここでもし信号が００以外ならば、再びデータ系列の探
索の中から制御信号００を探し求める。このようにして
信号００が、所定周期Ｔで連続して数回以上検出される
と初めて制御信号００を検出するものであった。
後のタイムスロットＸが００であるか否かを確認する。
ここでもし信号が００以外ならば、再びデータ系列の探
索の中から制御信号００を探し求める。このようにして
信号００が、所定周期Ｔで連続して数回以上検出される
と初めて制御信号００を検出するものであった。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような制御信号の検出方法では、制御信号を伝送してい
るデータ系列のタイムスロットＸ以外のタイムスロット
Ｙに制御信号と同じ００が検出された場合でも、このタ
イムスットＹに検出窓を固定することとなる。更に、こ
のタイムスロットＹに００以外が検出されるまで、この
検出窓が解除されない。このため、本来のタイムスロッ
トＸに周期Ｔで検出されるようになるまでに非常に時間
がかかる場合があった。
ような制御信号の検出方法では、制御信号を伝送してい
るデータ系列のタイムスロットＸ以外のタイムスロット
Ｙに制御信号と同じ００が検出された場合でも、このタ
イムスットＹに検出窓を固定することとなる。更に、こ
のタイムスロットＹに００以外が検出されるまで、この
検出窓が解除されない。このため、本来のタイムスロッ
トＸに周期Ｔで検出されるようになるまでに非常に時間
がかかる場合があった。
【０００６】つまり、複数のタイムスロットに制御信号
００と同じでデータが含まれている場合もあり、このよ
うな場合は、最初に本来のタイムスロットＸに制御信号
００を検出していたとしても、本来の所定周期Ｔ以外で
も制御信号００と同じデータ００を検出してしまうの
で、正常に制御信号を所定周期Ｔで連続して検出し得る
までには非常に時間がかかっていた。
００と同じでデータが含まれている場合もあり、このよ
うな場合は、最初に本来のタイムスロットＸに制御信号
００を検出していたとしても、本来の所定周期Ｔ以外で
も制御信号００と同じデータ００を検出してしまうの
で、正常に制御信号を所定周期Ｔで連続して検出し得る
までには非常に時間がかかっていた。
【０００７】以上のような問題からして、検出対象信号
（例えば、制御信号）又はフレーム同期信号が含まれて
いるデータ系列から簡単な構成で短い時間に検出対象信
号又はフレーム同期信号を検出し得る信号検出回路及び
フレーム同期回路の提供が要請されている。
（例えば、制御信号）又はフレーム同期信号が含まれて
いるデータ系列から簡単な構成で短い時間に検出対象信
号又はフレーム同期信号を検出し得る信号検出回路及び
フレーム同期回路の提供が要請されている。
【０００８】
（１）そこで、この発明の信号検出回路は、検出対象信
号を含んだデータ系列を受け、含まれている検出対象信
号を検出するものであって、検出対象信号を検出するた
めのデータを予め記憶しているメモリ回路と、上記デー
タ系列からあるタイムスロット単位で上記メモリ回路の
上位アドレス若しくは下位アドレスにデータを与える第
１のデータ供給手段と、上記メモリ回路から出力される
データを用いて上記メモリ回路の下位アドレス若しくは
上位アドレスにデータを与える第２のデータ供給手段と
を備える。
号を含んだデータ系列を受け、含まれている検出対象信
号を検出するものであって、検出対象信号を検出するた
めのデータを予め記憶しているメモリ回路と、上記デー
タ系列からあるタイムスロット単位で上記メモリ回路の
上位アドレス若しくは下位アドレスにデータを与える第
１のデータ供給手段と、上記メモリ回路から出力される
データを用いて上記メモリ回路の下位アドレス若しくは
上位アドレスにデータを与える第２のデータ供給手段と
を備える。
【０００９】更に、メモリ回路は上記第１のデータ供給
手段から与えられるデータと、上記第２のデータ供給手
段から与えられるデータとから、該当するアドレスの記
憶データを指定し、検出対象信号である場合は所定の信
号を出力することで、上述の課題を解決するものであ
る。
手段から与えられるデータと、上記第２のデータ供給手
段から与えられるデータとから、該当するアドレスの記
憶データを指定し、検出対象信号である場合は所定の信
号を出力することで、上述の課題を解決するものであ
る。
【００１０】（２）また、この発明のフレーム同期回路
は、フレーム同期信号を含んだフレームデータを受け、
フレーム同期トリガ信号を出力するものにおいて、以下
のような特徴的な構成で上述の課題を解決する。
は、フレーム同期信号を含んだフレームデータを受け、
フレーム同期トリガ信号を出力するものにおいて、以下
のような特徴的な構成で上述の課題を解決する。
【００１１】即ち、フレーム同期信号を検出するための
データを予め記憶しているメモリ回路と、上記フレーム
データからフレーム同期信号と同じタイムスロット単位
で上記メモリ回路の上位アドレス若しくは下位アドレス
にデータを与える第１のデータ供給手段と、上記メモリ
回路から出力されるデータを用いて上記メモリ回路の下
位アドレス若しくは上位アドレスにデータを与える第２
のデータ供給とを備え、上記メモリ回路は上記第１のデ
ータ供給手段から与えられるデータと、上記第２のデー
タ供給手段から与えられるデータとから、該当するアド
レスの記憶データを指定し、フレーム同期信号である場
合は所定のフレーム同期トリガ信号を出力するものであ
る。
データを予め記憶しているメモリ回路と、上記フレーム
データからフレーム同期信号と同じタイムスロット単位
で上記メモリ回路の上位アドレス若しくは下位アドレス
にデータを与える第１のデータ供給手段と、上記メモリ
回路から出力されるデータを用いて上記メモリ回路の下
位アドレス若しくは上位アドレスにデータを与える第２
のデータ供給とを備え、上記メモリ回路は上記第１のデ
ータ供給手段から与えられるデータと、上記第２のデー
タ供給手段から与えられるデータとから、該当するアド
レスの記憶データを指定し、フレーム同期信号である場
合は所定のフレーム同期トリガ信号を出力するものであ
る。
【００１２】
【作用】この発明の信号検出回路によれば、メモリ回路
の上位アドレス（若しくは下位アドレス）に与えられる
第１のデータ供給手段からのデータから検出対象信号の
検出を行い、第２のデータ供給手段からのデータから検
出対象信号のフレームごとの連続性を照合することがで
き、検出対象信号である場合は所定の信号を出力するこ
とができる。このようにして全フレームに亘って照合す
ることができる。
の上位アドレス（若しくは下位アドレス）に与えられる
第１のデータ供給手段からのデータから検出対象信号の
検出を行い、第２のデータ供給手段からのデータから検
出対象信号のフレームごとの連続性を照合することがで
き、検出対象信号である場合は所定の信号を出力するこ
とができる。このようにして全フレームに亘って照合す
ることができる。
【００１３】また、上述の発明のフレーム同期回路は、
フレーム同期信号と同じタイムスロット単位でメモリ回
路の上位アドレス（若しくは下位アドレス）へデータを
与える。更に第２のデータ供給手段から前回（前フレー
ムのときの）のメモリ回路出力データはメモリ回路の下
位アドレス（若しくは上位アドレス）に与えられるの
で、メモリ回路は上位アドレスに与えられているデータ
と下位アドレスに与えられているデータとから記憶され
て記憶データをみて、フレーム同期信号であるか否かを
確認し、この全フレームに亘って一致が確認された時点
でフレーム同期トリガ信号を出力するものである。
フレーム同期信号と同じタイムスロット単位でメモリ回
路の上位アドレス（若しくは下位アドレス）へデータを
与える。更に第２のデータ供給手段から前回（前フレー
ムのときの）のメモリ回路出力データはメモリ回路の下
位アドレス（若しくは上位アドレス）に与えられるの
で、メモリ回路は上位アドレスに与えられているデータ
と下位アドレスに与えられているデータとから記憶され
て記憶データをみて、フレーム同期信号であるか否かを
確認し、この全フレームに亘って一致が確認された時点
でフレーム同期トリガ信号を出力するものである。
【００１４】
【実施例】次にこの発明の好適な実施例を図面を用いて
説明する。 『第１実施例』： 図１は制御信号検出回路の機能構
成図である。この図１において、制御信号検出回路は、
主にシリアル／パラレル（Ｓ／Ｐ）変換回路２と、ＲＯ
Ｍ３と、ｍ段シフトレジスタ４とから構成されている。
更に、入力端子１には、制御信号が多重化されているシ
リアルデータが与えられ、この入力端子１からシリアル
データがＳ／Ｐ変換回路３に与えられる。
説明する。 『第１実施例』： 図１は制御信号検出回路の機能構
成図である。この図１において、制御信号検出回路は、
主にシリアル／パラレル（Ｓ／Ｐ）変換回路２と、ＲＯ
Ｍ３と、ｍ段シフトレジスタ４とから構成されている。
更に、入力端子１には、制御信号が多重化されているシ
リアルデータが与えられ、この入力端子１からシリアル
データがＳ／Ｐ変換回路３に与えられる。
【００１５】このシリアルデータは、図４（ａ）に示す
ように、１フレームが４タイムスロットから構成され、
この１タイムスロットが４ビットから構成されている。
例えば、フレームｎのタイムスロット０は、データが１
０００が設定されている。また、フレームｎ＋１では、
タイムスロット１に制御信号１１１１が設定されてい
る。
ように、１フレームが４タイムスロットから構成され、
この１タイムスロットが４ビットから構成されている。
例えば、フレームｎのタイムスロット０は、データが１
０００が設定されている。また、フレームｎ＋１では、
タイムスロット１に制御信号１１１１が設定されてい
る。
【００１６】この制御信号は、四つのフレームにそれぞ
れの４ビット構成で異なる値で形成されている。即ち、
図２に示すようにフレーム０では制御信号として１１１
１（１６進数でＦ）を設定している。また、フレーム１
では制御信号とし００００を設定している。更に、フレ
ーム２では制御信号として１０１０（１６進数でＡ）を
設定している。更にまた、フレーム３では制御信号とし
て０１０１（１６進数で５）を設定している。
れの４ビット構成で異なる値で形成されている。即ち、
図２に示すようにフレーム０では制御信号として１１１
１（１６進数でＦ）を設定している。また、フレーム１
では制御信号とし００００を設定している。更に、フレ
ーム２では制御信号として１０１０（１６進数でＡ）を
設定している。更にまた、フレーム３では制御信号とし
て０１０１（１６進数で５）を設定している。
【００１７】このように各フレームごとに、制御信号を
異なるビット値に設定しているのは、この制御信号Ｆ、
０、Ａ、５（１６進数表示）によって所定の制御を行う
ことと、制御信号以外のデータによって制御信号として
誤判定されないようにするためなどである。
異なるビット値に設定しているのは、この制御信号Ｆ、
０、Ａ、５（１６進数表示）によって所定の制御を行う
ことと、制御信号以外のデータによって制御信号として
誤判定されないようにするためなどである。
【００１８】図４では制御信号１１１１（１６進数表示
でＦ）は、フレームｎ＋１のタイムスロット１に設定さ
れている。図５では制御信号００００は、フレームｎ＋
２のタイムスロット１に設定されている。更に、図５で
は制御信号１０１０（１６進数表示でＡ）は、フレーム
ｎ＋３のタイムスロット１に設定されている。更にま
た、図５で制御信号０１０１（１６進数表示で５）は、
フレームｎ＋４のタイムスロット１に設定されている。
でＦ）は、フレームｎ＋１のタイムスロット１に設定さ
れている。図５では制御信号００００は、フレームｎ＋
２のタイムスロット１に設定されている。更に、図５で
は制御信号１０１０（１６進数表示でＡ）は、フレーム
ｎ＋３のタイムスロット１に設定されている。更にま
た、図５で制御信号０１０１（１６進数表示で５）は、
フレームｎ＋４のタイムスロット１に設定されている。
【００１９】ところで、Ｓ／Ｐ変換回路３は、シリアル
データが１タイムスロット４ビットで構成されるため、
シリアルデータから図４（ｂ）、図５（ｂ）に示すよう
に４ビットのパラレルデータに変換して、ＲＯＭ３の上
位アドレス入力に与える。
データが１タイムスロット４ビットで構成されるため、
シリアルデータから図４（ｂ）、図５（ｂ）に示すよう
に４ビットのパラレルデータに変換して、ＲＯＭ３の上
位アドレス入力に与える。
【００２０】このＲＯＭ３は、上位アドレス入力にＳ／
Ｐ変換回路２からのパラレルデータを取り込み、一方、
下位アドレス入力にはｍ段シフトレジスタ４から３ビッ
トのパラレルデータを取り込む。
Ｐ変換回路２からのパラレルデータを取り込み、一方、
下位アドレス入力にはｍ段シフトレジスタ４から３ビッ
トのパラレルデータを取り込む。
【００２１】図３は上記ＲＯＭ３の記憶データの説明図
である。この図３において、縦軸は上位アドレス入力値
０〜Ｆ（１６進数表示）を表し、横軸は下位アド入力値
０〜７を表すものである。この図３に示すようにアドレ
ス『Ｆ０』には『１』を記憶している。また、アドレス
『０１』には『２』を記憶している。更に、アドレス
『Ａ２』には『３』を記憶している。更にまた、アドレ
ス『５３』には『４』を記憶している。その他の全ての
アドレスには『０』を記憶している。
である。この図３において、縦軸は上位アドレス入力値
０〜Ｆ（１６進数表示）を表し、横軸は下位アド入力値
０〜７を表すものである。この図３に示すようにアドレ
ス『Ｆ０』には『１』を記憶している。また、アドレス
『０１』には『２』を記憶している。更に、アドレス
『Ａ２』には『３』を記憶している。更にまた、アドレ
ス『５３』には『４』を記憶している。その他の全ての
アドレスには『０』を記憶している。
【００２２】このようにＲＯＭ３がデータを記憶してい
るのは、制御信号がＦ→０→Ａ→５という順に受信され
たときに、ＲＯＭ３の出力として１→２→３→４と、４
フレーム分出力し得るようにして、完全に制御信号の検
出を完了したことを判断できるようにすることと、制御
信号以外のデータを０にして出力し、検出誤りが起きな
いようにするためである。
るのは、制御信号がＦ→０→Ａ→５という順に受信され
たときに、ＲＯＭ３の出力として１→２→３→４と、４
フレーム分出力し得るようにして、完全に制御信号の検
出を完了したことを判断できるようにすることと、制御
信号以外のデータを０にして出力し、検出誤りが起きな
いようにするためである。
【００２３】即ち、ＲＯＭ３の上位アドレス入力は制御
信号の照合に使用し、下位アドレス入力は制御信号のフ
レーム番号の照合に用いるものである。
信号の照合に使用し、下位アドレス入力は制御信号のフ
レーム番号の照合に用いるものである。
【００２４】このようにして、ＲＯＭ３からの出力され
たデータは出力端子５に３ビットパタレルデータで図４
（ｄ）、図５（ｄ）に示すように出力する。この出力デ
ータは更に、ｍ段シフトレジスタ４にも同時に与えられ
る。ｍ段のｍは１フレームのタイムスロット数である。
即ちこの実施例では、ｍ＝４である。従って、４段シフ
トレジスタとしてＲＯＭ３の出力データをシフトさせ
て、再びＲＯＭ３の下位アドレス入力に与えるものであ
る。このｍ段シフトレジスタ４は、初期状態では０を出
力し、下位アドレスに与えるものである。
たデータは出力端子５に３ビットパタレルデータで図４
（ｄ）、図５（ｄ）に示すように出力する。この出力デ
ータは更に、ｍ段シフトレジスタ４にも同時に与えられ
る。ｍ段のｍは１フレームのタイムスロット数である。
即ちこの実施例では、ｍ＝４である。従って、４段シフ
トレジスタとしてＲＯＭ３の出力データをシフトさせ
て、再びＲＯＭ３の下位アドレス入力に与えるものであ
る。このｍ段シフトレジスタ４は、初期状態では０を出
力し、下位アドレスに与えるものである。
【００２５】（動作）： フレームｎのタイムスロッ
ト１のデータは３でシフトレジスタ４の出力は０である
ので、ＲＯＭ３のアドレス入力は３０となり、図３から
出力は０となる。この値は０であるので制御信号として
は検出されていない。この０はシフトレジスタ４を通じ
てＲＯＭ３の下位アドレス入力に与えられる。フレーム
ｎ＋１のタイムスロット１では１１１１（Ｆ）であり、
このＦはＲＯＭ３の上位アドレス入力に与えられること
で、アドレスＦ０によって出力には１が出力される。即
ち、１フレーム目の制御信号１１１１（Ｆ）を検出した
ことを表す。
ト１のデータは３でシフトレジスタ４の出力は０である
ので、ＲＯＭ３のアドレス入力は３０となり、図３から
出力は０となる。この値は０であるので制御信号として
は検出されていない。この０はシフトレジスタ４を通じ
てＲＯＭ３の下位アドレス入力に与えられる。フレーム
ｎ＋１のタイムスロット１では１１１１（Ｆ）であり、
このＦはＲＯＭ３の上位アドレス入力に与えられること
で、アドレスＦ０によって出力には１が出力される。即
ち、１フレーム目の制御信号１１１１（Ｆ）を検出した
ことを表す。
【００２６】この出力値１（１６進数表示）はシフトレ
ジスタ４に与えられる。次にフレームｎ＋２のタイムス
ロット１の信号は００００（０）であり、この値がＲＯ
Ｍ３の上位アドレス入力されると共に、下位アドレス入
力には１が与えられるられるので、ＲＯＭ３の出力は２
を出力する。即ち、２フレーム目の制御信号０を検出し
たことを表すものである。
ジスタ４に与えられる。次にフレームｎ＋２のタイムス
ロット１の信号は００００（０）であり、この値がＲＯ
Ｍ３の上位アドレス入力されると共に、下位アドレス入
力には１が与えられるられるので、ＲＯＭ３の出力は２
を出力する。即ち、２フレーム目の制御信号０を検出し
たことを表すものである。
【００２７】この出力値２（１６進数表示）はシフトレ
ジスタ４に与えられる。次にフレームｎ＋３のタイムス
ロット１の信号１０１０（Ａ）を検出し、ＲＯＭ３の上
位アドレス入力に与えられる。下位アドレス入力には２
（１６進数表示）が与えられるので、ＲＯＭ３の出力は
３となる。即ち、３フレーム目の制御信号Ａを検出した
ことを表すものである。
ジスタ４に与えられる。次にフレームｎ＋３のタイムス
ロット１の信号１０１０（Ａ）を検出し、ＲＯＭ３の上
位アドレス入力に与えられる。下位アドレス入力には２
（１６進数表示）が与えられるので、ＲＯＭ３の出力は
３となる。即ち、３フレーム目の制御信号Ａを検出した
ことを表すものである。
【００２８】この出力値３（１６進数表示）はシフトレ
ジスタ４に与えられる。次にフレームｎ＋４のタイムス
ロット１の信号０１０１（５）を検出し、ＲＯＭ３の上
位アドレス入力に与えられる。下位アドレス入力には３
（１６進数表示）が与えられるので、ＲＯＭ３の出力は
４となる。即ち、４フレーム目の制御信号５を検出した
ことを表すものである。
ジスタ４に与えられる。次にフレームｎ＋４のタイムス
ロット１の信号０１０１（５）を検出し、ＲＯＭ３の上
位アドレス入力に与えられる。下位アドレス入力には３
（１６進数表示）が与えられるので、ＲＯＭ３の出力は
４となる。即ち、４フレーム目の制御信号５を検出した
ことを表すものである。
【００２９】以上のようにして、４フレームからなる４
個の制御信号を正常に全て検出することができるのであ
る。即ち、検出完了信号として、ＲＯＭ３の出力の最上
位ビットが１となり、出力端子５へ与えるものである。
また、制御信号以外がＲＯＭ３に与えられた場合に、０
で出力するようにしているので誤判定を起こす心配も軽
減される。
個の制御信号を正常に全て検出することができるのであ
る。即ち、検出完了信号として、ＲＯＭ３の出力の最上
位ビットが１となり、出力端子５へ与えるものである。
また、制御信号以外がＲＯＭ３に与えられた場合に、０
で出力するようにしているので誤判定を起こす心配も軽
減される。
【００３０】例えば、各フレームのタイムスロット２の
データは、フレームｎがＦで、フレームｎ＋１が０で、
フレームｎ＋２がＡであり、制御信号のフレーム２まで
同じ信号を検出することができるが、次のフレームｎ＋
３がＦであるため、ＲＯＭ３のアドレスがＦ３となり出
力は０となる。そして、次のフレームｎ＋４で、再び制
御信号のフレーム０のＦの検出を始める。
データは、フレームｎがＦで、フレームｎ＋１が０で、
フレームｎ＋２がＡであり、制御信号のフレーム２まで
同じ信号を検出することができるが、次のフレームｎ＋
３がＦであるため、ＲＯＭ３のアドレスがＦ３となり出
力は０となる。そして、次のフレームｎ＋４で、再び制
御信号のフレーム０のＦの検出を始める。
【００３１】また、各フレームのタイムスロット０のデ
ータは、フレームｎ〜ｎ＋４まで、制御信号のフレーム
０のＦと異なるデータであるので、常にＦの検出を続け
ている。
ータは、フレームｎ〜ｎ＋４まで、制御信号のフレーム
０のＦと異なるデータであるので、常にＦの検出を続け
ている。
【００３２】以上のようにして、制御信号が４フレーム
正常に順番に検出されない限り、検出完了信号はＲＯＭ
３から出力されない。制御信号と異なるデータの次のフ
レームでは、必ず制御信号のフレーム０のＦを検出し得
るように、ＲＯＭ３のデータを記憶しているので、以上
のような動作を行うことができる。このようにして、全
部のタイムスロットの制御信号の有無をシリアルに確認
することができる。
正常に順番に検出されない限り、検出完了信号はＲＯＭ
３から出力されない。制御信号と異なるデータの次のフ
レームでは、必ず制御信号のフレーム０のＦを検出し得
るように、ＲＯＭ３のデータを記憶しているので、以上
のような動作を行うことができる。このようにして、全
部のタイムスロットの制御信号の有無をシリアルに確認
することができる。
【００３３】（第１実施例の効果）： 以上の第１実
施例の制御信号検出回路によれば、全部のタイムスロッ
トの制御信号の検出をシリアルに行い、制御信号を伝送
しているタイムスロットＸ（例えば、１）以外のタイム
スロットＹ（例えば、２）に制御信号と数フレーム同一
の信号が検出されても、制御信号が全フレーム（例え
ば、４フレーム）連続して受信された時点で、即座にタ
イムスロットＸに制御信号の検出完了を得ることができ
る。
施例の制御信号検出回路によれば、全部のタイムスロッ
トの制御信号の検出をシリアルに行い、制御信号を伝送
しているタイムスロットＸ（例えば、１）以外のタイム
スロットＹ（例えば、２）に制御信号と数フレーム同一
の信号が検出されても、制御信号が全フレーム（例え
ば、４フレーム）連続して受信された時点で、即座にタ
イムスロットＸに制御信号の検出完了を得ることができ
る。
【００３４】従って、従来に比べ短い時間で迅速に制御
信号を精度良く検出でき、そのための回路構成も簡単で
ある。
信号を精度良く検出でき、そのための回路構成も簡単で
ある。
【００３５】『第２実施例』： 上述の第１実施例で
は、１タイムスロットを４ビットとし、１フレームが４
タイムスロット（１６ビット）からなるデータ系列で、
制御信号が４フレームからなるパターンを例に挙げた
が、この第２実施例ではもっと一般的な構成で説明す
る。
は、１タイムスロットを４ビットとし、１フレームが４
タイムスロット（１６ビット）からなるデータ系列で、
制御信号が４フレームからなるパターンを例に挙げた
が、この第２実施例ではもっと一般的な構成で説明す
る。
【００３６】即ち、１タイムスロットがＬビットの場合
は、Ｓ／Ｐ変換回路２の出力をＬビットとし、ＲＯＭ３
の上位アドレスをＬビットとする。また、１フレームが
Ｐタイムスロットからなる場合は、ｍ段シフトレジスタ
４のシフト段数をＰ段にする。制御信号がＱフレームの
場合はＱ−１をバイナリ表示できるビット数をＲとする
と、ＲＯＭ３の出力、ｍ段シフトレジスタ４の入出力、
ＲＯＮＭ３の下位アドレスをＲ＋１ビットにする。
は、Ｓ／Ｐ変換回路２の出力をＬビットとし、ＲＯＭ３
の上位アドレスをＬビットとする。また、１フレームが
Ｐタイムスロットからなる場合は、ｍ段シフトレジスタ
４のシフト段数をＰ段にする。制御信号がＱフレームの
場合はＱ−１をバイナリ表示できるビット数をＲとする
と、ＲＯＭ３の出力、ｍ段シフトレジスタ４の入出力、
ＲＯＮＭ３の下位アドレスをＲ＋１ビットにする。
【００３７】また、ＲＯＭ３の容量を上位アドレス
２Ｌ、下位アドレス２Ｒ＋１に変更する。例えば、Ｌ＝
８、Ｑ＝１２８の場合、上位アドレス２５６（１６進数
表示でＦＦ）、下位アドレス２５６（ＦＦ）とする。更
に、上位アドレスに制御信号パターンを対応させ、下位
アドレスに制御信号のフレーム番号（この場合のフレー
ム番号は図２の場合と同様に０から始まるもの）、フレ
ーム番号＋１をＲＯＭ３に記憶するデータとするもので
ある。
２Ｌ、下位アドレス２Ｒ＋１に変更する。例えば、Ｌ＝
８、Ｑ＝１２８の場合、上位アドレス２５６（１６進数
表示でＦＦ）、下位アドレス２５６（ＦＦ）とする。更
に、上位アドレスに制御信号パターンを対応させ、下位
アドレスに制御信号のフレーム番号（この場合のフレー
ム番号は図２の場合と同様に０から始まるもの）、フレ
ーム番号＋１をＲＯＭ３に記憶するデータとするもので
ある。
【００３８】最後のフレームＱ−１ではＲＯＭ３のデー
タ出力の最上位ビットが１になるように書き込む。これ
は検出完了信号として用いるためである。制御信号の検
出に使用しないアドレスにはデータとして全て０を記憶
しておくことが検出判定を行い易くするうえで好まし
い。
タ出力の最上位ビットが１になるように書き込む。これ
は検出完了信号として用いるためである。制御信号の検
出に使用しないアドレスにはデータとして全て０を記憶
しておくことが検出判定を行い易くするうえで好まし
い。
【００３９】（第２実施例の効果）： 以上の第２実
施例によれば、１タイムスロットのビット長、１フレー
ムのタイムスロット数、制御信号のフレーム数に関わら
ず、全部のタイムスロットの制御信号の検出をシリアル
に行い、制御信号を伝送しているタイムスロットＸ以外
のタイムスロットＹに制御信号と数フレーム同一の信号
が検出されても、制御信号が全フレーム連続して受信さ
れた時点で、即座にタイムスロットＸに制御信号の検出
完了を得ることができる。
施例によれば、１タイムスロットのビット長、１フレー
ムのタイムスロット数、制御信号のフレーム数に関わら
ず、全部のタイムスロットの制御信号の検出をシリアル
に行い、制御信号を伝送しているタイムスロットＸ以外
のタイムスロットＹに制御信号と数フレーム同一の信号
が検出されても、制御信号が全フレーム連続して受信さ
れた時点で、即座にタイムスロットＸに制御信号の検出
完了を得ることができる。
【００４０】従って、従来に比べ短い時間で迅速に制御
信号を精度良く検出でき、そのための回路構成も簡単と
なる。
信号を精度良く検出でき、そのための回路構成も簡単と
なる。
【００４１】（他の実施例）： （１）尚、以上の実
施例においては、制御信号が一つのパターンについて説
明したが、複数の制御信号の場合にも、ＲＯＭの下位ア
ドレスを増すことによって、簡単に対応することができ
る。
施例においては、制御信号が一つのパターンについて説
明したが、複数の制御信号の場合にも、ＲＯＭの下位ア
ドレスを増すことによって、簡単に対応することができ
る。
【００４２】そこで、図６は３種類の制御信号パターン
を示すものである。図７は図６に対応するＲＯＭのデー
タを示すものである。尚、空欄のアドレスは０を記憶す
るものとある。
を示すものである。図７は図６に対応するＲＯＭのデー
タを示すものである。尚、空欄のアドレスは０を記憶す
るものとある。
【００４３】この図７において、制御信号ａはＲＯＭに
対してアドレスＦ０（１６進数表示）→Ｆ１→Ｆ２と遷
移し、アドレスＦ２に対するＲＯＭの出力３を出力する
ことによって検出完了とする。また、制御信号ｂは図７
のアドレス００→０４→０５と遷移し、アドレス０５に
対するＲＯＭの出力６を出力することによって検出完了
とする。更に、制御信号ｃはＦ０→０１→Ｆ７→０８と
遷移し、アドレス０８に対するＲＯＭの出力９を出力す
ることによって検出完了とするものである。
対してアドレスＦ０（１６進数表示）→Ｆ１→Ｆ２と遷
移し、アドレスＦ２に対するＲＯＭの出力３を出力する
ことによって検出完了とする。また、制御信号ｂは図７
のアドレス００→０４→０５と遷移し、アドレス０５に
対するＲＯＭの出力６を出力することによって検出完了
とする。更に、制御信号ｃはＦ０→０１→Ｆ７→０８と
遷移し、アドレス０８に対するＲＯＭの出力９を出力す
ることによって検出完了とするものである。
【００４４】以上のようにＲＯＭの下位アドレスを各制
御信号ａ、ｂ、ｃの個別に記憶して設定しておくこと
で、誤判定することなく制御信号を正確に検出すること
ができる。例えば、制御信号ａとｃのフレーム番号０の
パターンが同じＦであるため、制御信号ａとｃ共に、ア
ドレスＦ０をとるが、フレーム番号１では異なるアドレ
スＦ１、０１をとっているため、誤検出することはない
と考えられる。このようにして、複数の制御信号の検出
にも対応できるものである。
御信号ａ、ｂ、ｃの個別に記憶して設定しておくこと
で、誤判定することなく制御信号を正確に検出すること
ができる。例えば、制御信号ａとｃのフレーム番号０の
パターンが同じＦであるため、制御信号ａとｃ共に、ア
ドレスＦ０をとるが、フレーム番号１では異なるアドレ
スＦ１、０１をとっているため、誤検出することはない
と考えられる。このようにして、複数の制御信号の検出
にも対応できるものである。
【００４５】（２）また、上述の実施例ではＲＯＭを使
用したが、この他にＲＡＭを使用してデータを記憶する
こともできる。
用したが、この他にＲＡＭを使用してデータを記憶する
こともできる。
【００４６】（３）更に、この制御信号（少なくとも１
ビット以上）の検出によって、伝送異常の有無を判断
（セーフガードを判断）し、伝送モードをセーフガード
モードなどに切り替えるような構成を付加するこで伝送
装置や伝送システムを実現することもできる。尚、この
セーフガードモードとは、例えば、異常時などに対応し
て対処する通信方法である。また、上述のような伝送装
置や伝送システムとして、トランスコーダ（Ｔｒａｎｓ
ｃｏｄｅｒ）や、ＤＡＣＳ（Ｄｉｇｉｔａｌ Ａｃｅｓ
ｓ Ｃｒｏｓｓ−ｃｏｎｎｅｃｔ Ｓｙｓｔｅｍ）など
を挙げることができる。
ビット以上）の検出によって、伝送異常の有無を判断
（セーフガードを判断）し、伝送モードをセーフガード
モードなどに切り替えるような構成を付加するこで伝送
装置や伝送システムを実現することもできる。尚、この
セーフガードモードとは、例えば、異常時などに対応し
て対処する通信方法である。また、上述のような伝送装
置や伝送システムとして、トランスコーダ（Ｔｒａｎｓ
ｃｏｄｅｒ）や、ＤＡＣＳ（Ｄｉｇｉｔａｌ Ａｃｅｓ
ｓ Ｃｒｏｓｓ−ｃｏｎｎｅｃｔ Ｓｙｓｔｅｍ）など
を挙げることができる。
【００４７】（４）更にまた、上述の実施例の図３の
他、ＲＯＭの下位アドレスを制御信号の検出に用い、更
にＲＯＭの上位アドレスをフレーム番号の照合に用いて
制御信号の検出を行うように構成しても良い。
他、ＲＯＭの下位アドレスを制御信号の検出に用い、更
にＲＯＭの上位アドレスをフレーム番号の照合に用いて
制御信号の検出を行うように構成しても良い。
【００４８】（５）また、上述の実施例では制御信号の
検出を例にして説明したが、フレームにフレーム同期信
号含まれて受信される場合の、フレーム同期回路として
も適用することができる。即ち、制御信号に代わってフ
レーム同期信号を各フレームから検出し得るように、フ
レーム同期信号と同じタイムスロット単位で取り込み、
上述と同じようなＲＯＭデータを作成し、検出完了信号
に代わってフレーム同期トリガ信号を出力するように構
成することもできる。
検出を例にして説明したが、フレームにフレーム同期信
号含まれて受信される場合の、フレーム同期回路として
も適用することができる。即ち、制御信号に代わってフ
レーム同期信号を各フレームから検出し得るように、フ
レーム同期信号と同じタイムスロット単位で取り込み、
上述と同じようなＲＯＭデータを作成し、検出完了信号
に代わってフレーム同期トリガ信号を出力するように構
成することもできる。
【００４９】このように構成することで、非常に簡単な
構成で迅速にフレーム同期トリガ信号を得るフレーム同
期回路を実現することができる。
構成で迅速にフレーム同期トリガ信号を得るフレーム同
期回路を実現することができる。
【００５０】
【発明の効果】以上述べた様にこの発明の信号検出回路
は、検出対象信号を検出するためのデータを予め記憶し
ているメモリ回路と、データ系列からあるタイムスロッ
ト単位で上記メモリ回路の上位アドレス若しくは下位ア
ドレスにデータを与える第１のデータ供給手段と、メモ
リ回路から出力されるデータを用いて上記メモリ回路の
下位アドレス若しくは上位アドレスにデータを与える第
２のデータ供給手段とを備え、メモリ回路は第１のデー
タ供給手段から与えられるデータと、第２のデータ供給
手段から与えられるデータとから、該当するアドレスの
記憶データを指定し検出対象信号である場合は所定の信
号を出力する構成であるので、検出対象信号が含まれて
いるデータ系列から簡単な構成で短い時間に検出対象信
号を検出することができる。
は、検出対象信号を検出するためのデータを予め記憶し
ているメモリ回路と、データ系列からあるタイムスロッ
ト単位で上記メモリ回路の上位アドレス若しくは下位ア
ドレスにデータを与える第１のデータ供給手段と、メモ
リ回路から出力されるデータを用いて上記メモリ回路の
下位アドレス若しくは上位アドレスにデータを与える第
２のデータ供給手段とを備え、メモリ回路は第１のデー
タ供給手段から与えられるデータと、第２のデータ供給
手段から与えられるデータとから、該当するアドレスの
記憶データを指定し検出対象信号である場合は所定の信
号を出力する構成であるので、検出対象信号が含まれて
いるデータ系列から簡単な構成で短い時間に検出対象信
号を検出することができる。
【００５１】また、この発明のフレーム同期回路は、フ
レーム同期信号を検出するためのデータを予め記憶して
いるメモリ回路と、フレームデータからフレーム同期信
号と同じタイムスロット単位でメモリ回路の上位アドレ
ス若しくは下位アドレスにデータを与える第１のデータ
供給手段と、上記メモリ回路から出力されるデータを用
いて上記メモリ回路の下位アドレス若しくは上位アドレ
スにデータを与える第２のデータ供給とを備え、メモリ
回路は第１のデータ供給手段から与えられるデータと、
第２のデータ供給手段から与えられるデータとから、該
当するアドレスの記憶データを指定しフレーム同期信号
である場合は所定のフレーム同期トリガ信号を出力する
構成であるので、簡単な構成で短い時間にフレーム同期
信号を検出し、フレーム同期トリガ信号を出力すること
ができる。
レーム同期信号を検出するためのデータを予め記憶して
いるメモリ回路と、フレームデータからフレーム同期信
号と同じタイムスロット単位でメモリ回路の上位アドレ
ス若しくは下位アドレスにデータを与える第１のデータ
供給手段と、上記メモリ回路から出力されるデータを用
いて上記メモリ回路の下位アドレス若しくは上位アドレ
スにデータを与える第２のデータ供給とを備え、メモリ
回路は第１のデータ供給手段から与えられるデータと、
第２のデータ供給手段から与えられるデータとから、該
当するアドレスの記憶データを指定しフレーム同期信号
である場合は所定のフレーム同期トリガ信号を出力する
構成であるので、簡単な構成で短い時間にフレーム同期
信号を検出し、フレーム同期トリガ信号を出力すること
ができる。
【図１】この発明の一実施例の制御信号検出回路の機能
構成図である。
構成図である。
【図２】一実施例の制御信号の説明図である。
【図３】一実施例のＲＯＭのデータの説明図である。
【図４】一実施例の動作タイミングチャート（その１）
である。
である。
【図５】一実施例の動作タイミングチャート（その２）
である。
である。
【図６】他の実施例の制御信号の説明図である。
【図７】他の実施例のＲＯＭのデータの説明図である。
１…入力端子、２…シリアル／パラレル（Ｓ／Ｐ）変換
回路、３…ＲＯＭ、４…ｍ段シフトレジスタ、５…出力
端子。
回路、３…ＲＯＭ、４…ｍ段シフトレジスタ、５…出力
端子。
Claims (2)
- 【請求項１】 検出対象信号を含んだデータ系列を受
け、含まれている検出対象信号を検出する信号検出回路
であって、 検出対象信号を検出するためのデータを予め記憶してい
るメモリ回路と、 上記データ系列からあるタイムスロット単位で上記メモ
リ回路の上位アドレス若しくは下位アドレスにデータを
与える第１のデータ供給手段と、 上記メモリ回路から出力されるデータを用いて上記メモ
リ回路の下位アドレス若しくは上位アドレスにデータを
与える第２のデータ供給手段とを備え、 上記メモリ回路は上記第１のデータ供給手段から与えら
れるデータと、上記第２のデータ供給手段から与えられ
るデータとから、該当するアドレスの記憶データを指定
し、検出対象信号である場合は所定の信号を出力するこ
とを特徴とする信号検出回路。 - 【請求項２】 フレーム同期信号を含んだフレームデー
タを受け、フレーム同期トリガ信号を出力するフレーム
同期回路において、 フレーム同期信号を検出するためのデータを予め記憶し
ているメモリ回路と、 上記フレームデータからフレーム同期信号と同じタイム
スロット単位で上記メモリ回路の上位アドレス若しくは
下位アドレスにデータを与える第１のデータ供給手段
と、 上記メモリ回路から出力されるデータを用いて上記メモ
リ回路の下位アドレス若しくは上位アドレスにデータを
与える第２のデータ供給とを備え、 上記メモリ回路は上記第１のデータ供給手段から与えら
れるデータと、上記第２のデータ供給手段から与えられ
るデータとから、該当するアドレスの記憶データを指定
し、フレーム同期信号である場合は所定のフレーム同期
トリガ信号を出力することを特徴とするフレーム同期回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229410A JP3048504B2 (ja) | 1994-09-26 | 1994-09-26 | 信号検出回路及びフレーム同期回路 |
| US08/526,213 US5740372A (en) | 1994-09-26 | 1995-09-11 | Circuit which detects a signal in successive frames by feeding back look up data with one frame delay as addresses to look up memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229410A JP3048504B2 (ja) | 1994-09-26 | 1994-09-26 | 信号検出回路及びフレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897791A true JPH0897791A (ja) | 1996-04-12 |
| JP3048504B2 JP3048504B2 (ja) | 2000-06-05 |
Family
ID=16891789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229410A Expired - Fee Related JP3048504B2 (ja) | 1994-09-26 | 1994-09-26 | 信号検出回路及びフレーム同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5740372A (ja) |
| JP (1) | JP3048504B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204889B1 (en) * | 1995-12-15 | 2001-03-20 | Canon Kabushiki Kaisha | Image information processing apparatus |
| US5898897A (en) * | 1996-10-18 | 1999-04-27 | Samsung Electronics Company, Ltd. | Bit stream signal feature detection in a signal processing system |
| US8346971B2 (en) * | 1999-05-04 | 2013-01-01 | At&T Intellectual Property I, Lp | Data transfer, synchronising applications, and low latency networks |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4301534A (en) * | 1979-04-09 | 1981-11-17 | Digital Switch Corporation | Framing circuit for time multiplexed data |
| JPS59221047A (ja) * | 1983-05-30 | 1984-12-12 | Victor Co Of Japan Ltd | デイジタル信号伝送における同期信号検出回路 |
| CA1298005C (en) * | 1987-03-31 | 1992-03-24 | Kazuo Iguchi | Frame synchronizing apparatus |
| US4984249A (en) * | 1989-05-26 | 1991-01-08 | First Pacific Networks | Method and apparatus for synchronizing digital data symbols |
| JP2591295B2 (ja) * | 1989-09-14 | 1997-03-19 | 日本電気株式会社 | フレーム位相同期方式 |
| DE69227867T2 (de) * | 1991-08-30 | 1999-05-27 | Nec Corp., Tokio/Tokyo | Schaltungsanordnung zur Detektion eines Synchronisationssignals in einer Datenübertragung mit Rahmensynchronisation |
| US5335228A (en) * | 1992-09-30 | 1994-08-02 | At&T Bell Laboratories | Synchronization related to data streams |
| US5526297A (en) * | 1994-07-29 | 1996-06-11 | Comsat Corporation | Random unique word detection method and apparatus |
-
1994
- 1994-09-26 JP JP6229410A patent/JP3048504B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-11 US US08/526,213 patent/US5740372A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5740372A (en) | 1998-04-14 |
| JP3048504B2 (ja) | 2000-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |