JPH01165216A - 積層バッファードディレイライン - Google Patents
積層バッファードディレイラインInfo
- Publication number
- JPH01165216A JPH01165216A JP32320087A JP32320087A JPH01165216A JP H01165216 A JPH01165216 A JP H01165216A JP 32320087 A JP32320087 A JP 32320087A JP 32320087 A JP32320087 A JP 32320087A JP H01165216 A JPH01165216 A JP H01165216A
- Authority
- JP
- Japan
- Prior art keywords
- delay line
- laminate
- ttl
- inductor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003475 lamination Methods 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 238000010304 firing Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 239000000696 magnetic material Substances 0.000 abstract 1
- 238000005245 sintering Methods 0.000 abstract 1
- 230000015654 memory Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Landscapes
- Filters And Equalizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、例えばダイナミックＲＡＭのアドレスの同期
をはかるために用いられるバッフアートディレィライン
に関する。
をはかるために用いられるバッフアートディレィライン
に関する。
（従来の技術）
電子計算機のＭＯＳメモリのうち、ダイナミックＲＡＭ
は、各１ビツトの記憶部か１個のコンデンサと３個のＭ
ＯＳメモリからなる３Ｍ０Ｓダイナミツク型、あるいは
４個のＭＯＳメモリと２個のコンデンサからなる４Ｍ０
Ｓダイナミツク型かあり、いずれもコンデンサが充電状
態（メモリ内容かｒｌ」の状態）であると例えば数十Ｉ
ｌｓごとに放′屯して記憶が失なわれてしまうため、と
きどき（ｍｓ以下）同じデータを再書込みする動作（リ
フレッシュ）か必要となる。このようなリフレッシュ動
作のため、Ｘ、Ｙ各すフレッシュ指令信号から重みの異
なるｘ、Ｙアドレスラインに順次オン信号を与えるため
のバッフアートディレィラインか設けられる。このバッ
フアートディレィラインは、第５図にＸ、Ｙいずれか一
方のアドレスラインに対応するものについて示すように
、入力端子ＩＯよりリフレッシュ指令信号を入カ側波形
歪補正用ＴＴＬ論理素子１２を介して集中定数型ＬＣデ
ィレィライン１３（１１はアース端子、１４．１５はＬ
Ｃディレィライン１３に直列に挿入され、ＴＴＬ論理素
子とＬＣディレィラインとのインピーダンス整合用抵抗
、１３ａはコンデンサ部分な略示したものである。）に
加え、一定間隔（例えば５０ｎｓ）ごとに（すなわち、
それぞれ５０ｎｓ、 ｌ ００ｎｓ、１５０ｎｓ、２
００ｎｓ、２５０ｎｓ後に）複数個の出力側波形歪補正
用ＴＴＬ論理素子１６を介してそれぞれ対応する出力端
子１７より順次出力するものである。
は、各１ビツトの記憶部か１個のコンデンサと３個のＭ
ＯＳメモリからなる３Ｍ０Ｓダイナミツク型、あるいは
４個のＭＯＳメモリと２個のコンデンサからなる４Ｍ０
Ｓダイナミツク型かあり、いずれもコンデンサが充電状
態（メモリ内容かｒｌ」の状態）であると例えば数十Ｉ
ｌｓごとに放′屯して記憶が失なわれてしまうため、と
きどき（ｍｓ以下）同じデータを再書込みする動作（リ
フレッシュ）か必要となる。このようなリフレッシュ動
作のため、Ｘ、Ｙ各すフレッシュ指令信号から重みの異
なるｘ、Ｙアドレスラインに順次オン信号を与えるため
のバッフアートディレィラインか設けられる。このバッ
フアートディレィラインは、第５図にＸ、Ｙいずれか一
方のアドレスラインに対応するものについて示すように
、入力端子ＩＯよりリフレッシュ指令信号を入カ側波形
歪補正用ＴＴＬ論理素子１２を介して集中定数型ＬＣデ
ィレィライン１３（１１はアース端子、１４．１５はＬ
Ｃディレィライン１３に直列に挿入され、ＴＴＬ論理素
子とＬＣディレィラインとのインピーダンス整合用抵抗
、１３ａはコンデンサ部分な略示したものである。）に
加え、一定間隔（例えば５０ｎｓ）ごとに（すなわち、
それぞれ５０ｎｓ、 ｌ ００ｎｓ、１５０ｎｓ、２
００ｎｓ、２５０ｎｓ後に）複数個の出力側波形歪補正
用ＴＴＬ論理素子１６を介してそれぞれ対応する出力端
子１７より順次出力するものである。
従来のバッフアートディレィラインは、第６図に示すよ
うに、エポキシ樹脂等の基板１８上に、チップインダク
タ１９とチップコンデンサ２０とと取付けて前記ディレ
ィライン１３に相当する部分１３Ａを構成し、また前記
抵抗１４．１５に相当するチップ抵抗器１４Ａ、１５Ａ
を取付け、その後複数個のＴＴＬ論理素子１６を含むＴ
ＴＬ−ＩＣ２１（第２図の２１ａ、２１ｂをまとめた部
分）を搭載し、全体を樹脂（図示せず）でモールドして
いた。
うに、エポキシ樹脂等の基板１８上に、チップインダク
タ１９とチップコンデンサ２０とと取付けて前記ディレ
ィライン１３に相当する部分１３Ａを構成し、また前記
抵抗１４．１５に相当するチップ抵抗器１４Ａ、１５Ａ
を取付け、その後複数個のＴＴＬ論理素子１６を含むＴ
ＴＬ−ＩＣ２１（第２図の２１ａ、２１ｂをまとめた部
分）を搭載し、全体を樹脂（図示せず）でモールドして
いた。
（発明が解決しようとする問題点）
このように、従来のバッフアートディレィラインは、基
板１８上にチップインダクタ１９、チップコンデンサ２
０、チップ抵抗１４Ａ、１５ＡおよびＴＴＬ−ＩＣ２１
を平面的に実装しているので、広い実装スペースを必要
とするという問題点があった。
板１８上にチップインダクタ１９、チップコンデンサ２
０、チップ抵抗１４Ａ、１５ＡおよびＴＴＬ−ＩＣ２１
を平面的に実装しているので、広い実装スペースを必要
とするという問題点があった。
（問題点を解決するための手段）
本発明は、上記の問題点を解決し、高密度化を達成する
ため、積層インダクタネットワークと積層コンデンサネ
ットワークとを一体的に重ねて積層ＬＣディレィライン
を構成し、該積層ＬＣディレィラインの上に、波形歪を
補正するＴＴＬ−ｉＣを搭載したことを特徴とする。
ため、積層インダクタネットワークと積層コンデンサネ
ットワークとを一体的に重ねて積層ＬＣディレィライン
を構成し、該積層ＬＣディレィラインの上に、波形歪を
補正するＴＴＬ−ｉＣを搭載したことを特徴とする。
（実施例）
以下本発明の一実施例を第１図および第２図により説明
する。第１図において、１３は第５図に示したＬＣディ
レィラインであり、該ＬＣディレィライン１３は、第２
図に示すように、誘電体２２ａとシート状電極２２ｂと
を交互に印刷法により積層した積層コンデンサネットワ
ーク２２と、磁性体２３ａとコイル用導体２３ｂとを交
互に積層した積層インダクタネットワーク２３（電極２
２ｂや導体２３ｂは印刷ではなく２箔を使用しても構成
してもよい、）とを同時に焼成したものであり、積層コ
ンデンサ２２の引出し電極２２Ｃおよび積層インダクタ
２３の引出し電極２３ｃは外部端子電極２４に適宜接続
して第５図に示したディレィライン１３を構成する。
する。第１図において、１３は第５図に示したＬＣディ
レィラインであり、該ＬＣディレィライン１３は、第２
図に示すように、誘電体２２ａとシート状電極２２ｂと
を交互に印刷法により積層した積層コンデンサネットワ
ーク２２と、磁性体２３ａとコイル用導体２３ｂとを交
互に積層した積層インダクタネットワーク２３（電極２
２ｂや導体２３ｂは印刷ではなく２箔を使用しても構成
してもよい、）とを同時に焼成したものであり、積層コ
ンデンサ２２の引出し電極２２Ｃおよび積層インダクタ
２３の引出し電極２３ｃは外部端子電極２４に適宜接続
して第５図に示したディレィライン１３を構成する。
このように構成された積ＭＬＣディレィライン１３を基
板として用い、該積層ＬＣディレィライン１３上に導体
パターン２５を形成し、第５図に示したＴＴＬ論理素子
１２．１６を含むＴＴＬ−ＩＣ２１を搭載し、端子２６
を半田付けする。また、第５図の抵抗１４．１５に相当
するチップ抵抗１４．１５を積層ＬＣディレィライン１
３上に搭載している。
板として用い、該積層ＬＣディレィライン１３上に導体
パターン２５を形成し、第５図に示したＴＴＬ論理素子
１２．１６を含むＴＴＬ−ＩＣ２１を搭載し、端子２６
を半田付けする。また、第５図の抵抗１４．１５に相当
するチップ抵抗１４．１５を積層ＬＣディレィライン１
３上に搭載している。
このような構成とすれば、請層ＬＣディレィライン１３
とＴＴＬ−ＩＣ２１とが重ねられるので、占有面積で従
来品の５０％程度、体蹟で３０％程度の小形のものか実
現できる。また、本実施例のように、積層コンデンサネ
ットワーク２２と積層インダクタネットワーク２３とを
同時に焼成することにより一体化すれば、チップコンデ
ンサとチップインダクタにより回路を構成する場合に比
較し、工程数を減少させることができる。
とＴＴＬ−ＩＣ２１とが重ねられるので、占有面積で従
来品の５０％程度、体蹟で３０％程度の小形のものか実
現できる。また、本実施例のように、積層コンデンサネ
ットワーク２２と積層インダクタネットワーク２３とを
同時に焼成することにより一体化すれば、チップコンデ
ンサとチップインダクタにより回路を構成する場合に比
較し、工程数を減少させることができる。
第３図および第４図は前記抵抗１４．１５を印刷により
ＴＴＬ−ＩＣの内部あるいは裏面に形成した例であり、
さらに占有スペースを小さくすることができる。
ＴＴＬ−ＩＣの内部あるいは裏面に形成した例であり、
さらに占有スペースを小さくすることができる。
以上の説明は、ダイナミックＲＡＭのバッフアートディ
レィラインについて行なったが、本発明は、ｍ子計算機
における同様の動作、すなわち１つの信号から順次等間
隔に矩形パルスを発生させる場合の用途に用いることが
できる。
レィラインについて行なったが、本発明は、ｍ子計算機
における同様の動作、すなわち１つの信号から順次等間
隔に矩形パルスを発生させる場合の用途に用いることが
できる。
（発明の効果）
以上述べたように、本発明においては．積層インダクタ
と積層コンデンサとを一体的に重ねて積層ＬＣディレィ
ラインを構成し、該積層ＬＣディレィラインの上に、波
形歪を補正するＴＴＬ−ＩＣを搭載したので、高密度化
が達成され、小形化が達成できる。
と積層コンデンサとを一体的に重ねて積層ＬＣディレィ
ラインを構成し、該積層ＬＣディレィラインの上に、波
形歪を補正するＴＴＬ−ＩＣを搭載したので、高密度化
が達成され、小形化が達成できる。
第１図は本発明による積層バッフアートディレィライン
の一実施例を示す斜視図、第２図は該実施例の断面図、
第３図および第４図はそれぞれ本発明の他の実施例の斜
視図および断面図、第５図はバッフアートディレィライ
ンの回路図、第６図は従来のバッフアートディレィライ
ンを示す斜視図である。
の一実施例を示す斜視図、第２図は該実施例の断面図、
第３図および第４図はそれぞれ本発明の他の実施例の斜
視図および断面図、第５図はバッフアートディレィライ
ンの回路図、第６図は従来のバッフアートディレィライ
ンを示す斜視図である。
Claims (2)
- １．積層インダクタネットワークと積層コンデンサネッ
トワークとを一体的に重ねて積層ＬＣディレイラインを
構成し、該積層ＬＣディレイラインの上に、波形歪を補
正するＴＴＬ−ＩＣを搭載したことを特徴とする積層バ
ッファードディレイライン。 - ２．前記積層ＬＣディレイラインが、積層インダクタネ
ットワークと積層コンデンサネットワークとを焼成によ
り一体化してなるものでなることを特徴とする特許第１
項記載の積層バッファードディレイライン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32320087A JPH01165216A (ja) | 1987-12-21 | 1987-12-21 | 積層バッファードディレイライン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32320087A JPH01165216A (ja) | 1987-12-21 | 1987-12-21 | 積層バッファードディレイライン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165216A true JPH01165216A (ja) | 1989-06-29 |
Family
ID=18152162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32320087A Pending JPH01165216A (ja) | 1987-12-21 | 1987-12-21 | 積層バッファードディレイライン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165216A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5993406U (ja) * | 1982-12-08 | 1984-06-25 | 市東 展彦 | 簡易身長計 |
| JPS60244097A (ja) * | 1984-05-18 | 1985-12-03 | ティーディーケイ株式会社 | 混成電子回路 |
| JPS6134728B2 (ja) * | 1979-11-30 | 1986-08-09 | Yoshitomi Pharmaceutical | |
| JPS61283208A (ja) * | 1985-06-10 | 1986-12-13 | Showa Electric Wire & Cable Co Ltd | 電子遅延デバイス |
-
1987
- 1987-12-21 JP JP32320087A patent/JPH01165216A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134728B2 (ja) * | 1979-11-30 | 1986-08-09 | Yoshitomi Pharmaceutical | |
| JPS5993406U (ja) * | 1982-12-08 | 1984-06-25 | 市東 展彦 | 簡易身長計 |
| JPS60244097A (ja) * | 1984-05-18 | 1985-12-03 | ティーディーケイ株式会社 | 混成電子回路 |
| JPS61283208A (ja) * | 1985-06-10 | 1986-12-13 | Showa Electric Wire & Cable Co Ltd | 電子遅延デバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6751082B2 (en) | Ceramic chip capacitor of conventional volume and external form having increased capacitance from use of closely spaced interior conductive planes reliably connecting to positionally tolerant exterior pads through multiple redundant vias | |
| DE69621985T2 (de) | Speicherchiparchitektur | |
| US6630627B1 (en) | Multilayered wiring substrate with dummy wirings in parallel to signal wirings and with | |
| US7035080B1 (en) | Combined multilayer and single-layer capacitor for wirebonding | |
| JPS61263209A (ja) | 減結合コンデンサ−およびその形成法 | |
| US3157857A (en) | Printed memory circuit | |
| EP3832716B1 (en) | An assortment of substrates for semiconductor circuits, corresponding assortment of devices and method | |
| JPH01144664A (ja) | 半導体メモリ用集積回路装置 | |
| Prymak | Advanced decoupling using ceramic MLC capacitors | |
| US20040041259A1 (en) | Double capacity stacked memory and fabrication method thereof | |
| JPH0416012A (ja) | ノイズ・フイルタ | |
| US3611321A (en) | Memory device and method and circuits relating thereto | |
| JPH02260559A (ja) | 半導体集積回路装置 | |
| US3624621A (en) | Folded background plane for interstitial conductors | |
| US3737874A (en) | Capacitive read only memory | |
| CN115480620B (zh) | 一种存储器、存储设备以及电子设备 | |
| JPS60177696A (ja) | 複合セラミツク基板 | |
| CN1282407C (zh) | 电磁波干扰滤波装置 | |
| DE102014008990B4 (de) | Halbleiterverstärker zur Speicherung von elektrischer Energie auf der Basis eines generierten Schwingkreises | |
| JPH03195092A (ja) | フイルター実装装置 | |
| JP2982561B2 (ja) | チップ貫通コンデンサ | |
| US3827032A (en) | Differentially coupled memory arrays | |
| JPH0425098A (ja) | セラミック多層基板 | |
| JPS62132309A (ja) | Ｌｃ複合部品 | |
| JPS6081911A (ja) | フイルタバンク |