JPH01166115A - 処理装置のリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、たとえば複数の照明負荷を集中的に調光制御
する際などに用いられ、ＣＰ　Ｕ　（ＣｅｎｔｒａｌＰ
ｒｏｃｅｓｓｉｎｇＵｎｉｔ）を含んで構成される処理
装置において好適に実施される処理装置のリセット回路
に間する。

背景技術 典型的な先行技術は第５図に示されている。第５図に示
される構成では、たとえば舞台やスタジオなどにおいて
、照明演出を行うために用いられる複数の照明負荷１の
調光制御が行われる。前記照明負荷１はたとえば複数個
の照明負荷の群毎に、駆動部２から電力が供給される。

駆動部２には交流電源３から電源電圧が供給されており
、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕ
ｎｉｔ）などを含んで構成される処理装置４によって駆
動部２が制御されることにより、照明負荷１のそれぞれ
の調光レベルが制御される。

処理装置４および駆動部２による照明負荷１の調光レベ
ルの制御は、設定部５において設定される調光データ、
および調光制御の実行指示などに基づいて行われる。こ
のような設定部５の出力は処理装置４に与えられている
。

処理装置４は、その内部に含まれるＣＰＵをリセットす
るためのリセット端子４ａを備えている。

このリセット端子４ａに成る一定幅を有するローレベル
のパルスが入力されると、処理装置４は初期状態にリセ
ットされる。

処理装置４はその演算処理が正常に行われている場合に
おいて、出力端子４ｂに短パルスを導出している。この
ような短パルスは、いわゆるウォッチ・ドッグ・タイマ
（以下、Ｗ、Ｄ、Ｔ、と称する）６に与えられる。Ｗ、
Ｄ、７．６は処理装置４から与えられる短パルスが、予
め定められる一定時間以上の期間に亘って入力されない
ときには、ローレベルの信号を出力し、短パルスが与え
られた後、前記予め定められる時間以内に次の短パルス
が入力されると、その出力はハイレベルに保たれる。

Ｗ、Ｄ、Ｔ、６の出力は、微分回路７に与えられる。微
分回路７は、Ｗ、Ｄ、７．６の出力がハイレベルからロ
ーレベルに立ち下がると、これに同期して成る一定期間
ローレベルとなる検出パルスをライン８に導出する。ラ
イン８は処理装置４のリセット端子４ａに接続されてお
り、微分回路７の前述の検出パルスの出力によって処理
装置４がリセットされることになる。

たとえば雷サージの発生および過大なインパルスノイズ
の発生などによって、処理装置４が異常動作を行うと、
処理装置４の出力端子４ｂには短パルスが出力されなく
なる。これによってＷ、Ｄ。

Ｔ、６の出力は、予め定められる一定期間の後にハイレ
ベルからローレベルに反転し、これに同期して微分回路
７は検出パルスを出力する。これによって処理装置４は
リセットされ、それ以後通常の動作を行うことができる
。すなわち、第５図に示される構成では、処理装置４の
異常動作からの復帰が、リセット端子４ａに入力される
微分回路７の検出パルスによって行われている。

処理装置４にはまた、割込入力端子４ｃが設けられてい
る。微分回路７の出力はたとえばこの割込入力端子４Ｃ
に与えられてもよく、この場合において処理装置４では
、図示しない記憶装置に記憶される記憶内容に従って、
通常動作への復帰処理が行われる。

第６ｆ２１は、第５図の各部における動作を説明するた
めのタイミングチャートである。第６図（１）は処理装
置４が出力端子４ｂに導出する信号を示しており、第６
図（２）はＷ、Ｄ、７．６の出力信号を示しており、第
６図（３）は微分回路７の出力信号を示している。処理
装置４は通常の処理を行う度毎に、その出力端子４ｂに
短パルスを出力する。したがって処理装置４内のＣＰＵ
が正常な動作を行っている場合には、必ず成る時間毎に
Ｗ、Ｄ、７．６には短パルスが入力される。ただし、Ｃ
ＰＵの処理内容によっては、短パルスが出力される時間
間隔は必ずしも一定ではない。

時刻ｔｌ、ｔ２．ｔ３．ｔ４において、処理装置４は出
力端子４ｂに第６図中において参照符ｐ１で示される短
パルスを発生する。このような短パルスはＷ、Ｄ、７．
６に与えられており、Ｗ。

Ｄ、Ｔ、６では、この短パルスが予め定められる時間Ｔ
Ｏ以内の間隔で与えられている場合には、その出力がハ
イレベルに保たれる。

時刻ｔ４以後、時間Ｔｏに亘って、処理装置４が何らか
の原因によって短パルスを発生しなくなると、時刻ｔ４
から時間Ｔｏだけ経過した時刻ｔ５において、Ｗ、Ｄ、
７．６の出力はハイレベルからローレベルに反転する。

このとき、微分回路７ではＷ、Ｄ、７．６の出力信号の
立ち下がりに同期して、時刻ｔ５から予め定められる一
定の時間Ｔ１に亘ってローレベルとなる検出パルスを出
力する。このような検出パルスがライン８を介して処理
装置４のリセット端子４ａに与えられることにより、処
理装置４ではスタックポインタやインタフェース回路（
Ｉｌｏ）などの設定などの初期設定が行われる。

しかしながら、このような先行技術では、電源投入時に
おいて、Ｗ、Ｄ、７．６に充分な動作電圧が与えられる
以前には、Ｗ、Ｄ、Ｔ、６の動作は不安定であって、微
分回路７から処理装置４に必ずしも前述の検出パルスが
与えられるとは限らず、電圧投入時における初期設定を
確実に行うことができない。また微分回路７を割込入力
端子４Ｃに与えるようにしても、たとえばＣＰＵの暴走
などによって、記憶装置内に記憶される異常復帰処理の
ための記憶内容が破壊される場合があるため、このよう
な場合には処理装置４を正常な動作状態に復帰させるこ
とができない。

目　　　的 本発明の目的は、上述の技術的課題を解決し、処理装置
の異常動作状態からの復帰、電源投入時における処理装
置の初期化、および電源電圧の変動時における処理装置
の初期化を確実に行えるようにした処理装置のリセット
回路を提供することである。

実施例 第１図は、本発明の一実施例の原理的な構成を示すブロ
ック図である。処理装置１１はたとえばＣＰ　Ｕ　（Ｃ
ｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）など
を含んで構成され、その内部における演算処理が正常に
行われている場合においては、ライン１２を介して第１
監視手段である第１パルス検知回路１３に、通常の処理
が行われる度毎に短パルスを出力している。第１パルス
検知回路１３は、その内部において予め定められる一定
の期間に亘って、前記短パルスが入力されないときには
、異常検出信号をライン１４を介して第２監視手段であ
る第２パルス検知回路１５の入力端子１５ａに与える。

第２パルス検知回路１５は、さらにもう１つの入力端子
１５ｂを有しており、該入力端子１５ｂには、電源電圧
を監視する電源電圧監視回路１６の出力が与えられてい
る。電源電圧監視回路１６は電源投入時において、電源
電圧が予め定められた基準レベルを超えたときに、成る
時定数をもって電源信号を出力し、また電源電圧が予め
定められた基準レベル以下となる場合には電源信号を出
力しない。

第２パルス検知回路１５では、入力端子１５ｂに与えら
れる電源信号が遮断されるとき、または第１パルス検知
回路１３からライン１４を介して、その入力端子１５ａ
に異常検出信号が入力されたときには、ライン１７にリ
セット信号を導出する。

ライン１７は選択手段であるＯＲゲート１８の一方の入
力端子１８ａに接続されており、ＯＲゲート１８の他方
の入力端子１８ｂには、前記電源電圧監視回路１６の出
力が与えられている。ＯＲゲート１８は電源信号が遮断
される場き、またはライン１７からリセット信号が与え
られる場合において、その出力端子１８ｃにリセット信
号を出力する。出力端子１８ｃには処理装置１１のリセ
ット端子Ｒに接続されており、これによってＯＲゲート
１８がリセット信号を出力するときには、処理装置１１
１が初期化されることになる。

電源投入時において、電源電圧が処理装置１１の定格電
圧に達すると、処理装置１１内のＣＰＵは動作可能な状
形となる。このとき、電源電圧監視回路１６は予め定め
られる時定数をもって電源信号を出力するため、ＯＲゲ
ート１８は処理装置ｌｌ内のＣＰＵが動作可能となった
後、電源電圧監視回路１６から電源信号が与えられるま
での期間において、処理装置１１のリセット端子Ｒにリ
セット信号を与えることができる。

また、雷サージや過大なインパルスノイズの発生などに
よって、ＣＰＵが暴走などの異常動作を行うときには、
ライン１２に短パルスが導出されなくなるため、第１パ
ルス検知回路ではこれを検知して、ライン１４に異常検
出信号を導出する。

これによって第２パルス検知回路１５は、ライン１７を
介してＯＲゲート１８にリセット信号を入力するため、
ＯＲゲート１８から処理装置１１のリセット端子Ｒにリ
セット信号が与えられ、これによって処理装置１１では
初期化処理が行われて、前述の異常動作から復帰するこ
とができる。

さらに電源電圧レベルが変動し、瞬間的にＣＰＵが動作
できなくなるレベルにまで低下するいわゆる瞬停の発生
に対しては、電源電圧監視回路１６は前記瞬停の発生後
、直ちに電源信号の出力を停止する。これによってＯＲ
ゲート１８からはすセット信号が出力されるため、処理
装置１１がリセットされ、電源電圧レベルが回復すると
、通常の演算処理を行うことができる。

第２図は、本実施例のさらに詳しい構成を示すブロック
図であり、処理装置１１によって舞台やスタジオなどに
配設される複数の照明負荷２０の調光制御を行って照明
演出を行う場合における基本的な構成を示している。第
２図において、第１図の各部に対応する部分には同一の
参照符を付して説明する。

複数の照明負荷２０は、たとえば予め定められる複数個
の照明負荷の群毎にその調光レベルが制御され、このよ
うな照明負荷の群に対して駆動部２１からそれぞれの調
光レベルに対応する電力が供給されている。駆動部２１
には交流電源２２が接続されており、駆動部２１はこの
交流電源２２から与えられる電力を、処理装置１１から
複数のライン２３を介して与えられる制御信号に基づい
て、前記照明負荷の群を付勢する電力レベルに変換して
出力する。照明負荷２０の調光レベルに関する調光デー
タは、たとえばキー人力装置やフェーダなどを含んで構
成される設定部２４によって図示しない記憶装置に入力
されており、該設定部２４の操作によって処理装置１１
に調光制御開始の指示が与えられると、処理装置１１で
は前記記憶装置から調光データを読出して、対応する制
御信号をライン２３に導出する。

このようにして複数の照明負荷２０の調光レベルが制御
されることによって、所望の照明演出が行われるけれど
も、たとえば処理装置１１内に含まれるＣＰＵが暴走し
たりする場合には、照明負荷２０の所望の調光制御が行
われなくなるため、このような事態が発生したときには
、処理装置１１は直ちに初期化されて通常の処理に復帰
しなければならない。

本実施例において電源電圧監視回路１うには、時定数回
路２５およびバッファ２６が設けられている。時定数回
路２５は抵抗Ｒ１、コンデンサＣ１およびダイオードＤ
１を含んで構成されており、コンデンサＣ１の一方の端
子は接地されており、他方の端子には前記抵抗Ｒ１を介
して電源電圧Ｖｃｃが与えられている。抵抗Ｒ１には並
列にダイオードＤ１が接続されており、そのカソード側
の端子には電源電圧Ｖｃｃが供給され、そのアノード側
の端子にはコンデンサＣ１の前記他方側の端子が接続さ
れる。

コンデンサＣ１の前記他方側の端子に現れる電位は、反
転されてバッファ２６に与えられる。バッファ２６は、
前記反転されて入力されるコンデンサＣ１の他方側の端
子に現れる電位をさらに反転して、電源信号として出力
する。

第１図に示される構成において用いられるＯＲゲート１
８は、第２図の構成においては論理の整合を考慮してＮ
ＯＲゲートが用いられる。以下において第２図の説明で
は、参照符１８で示す論理回路をＮＯＲゲート１８と称
する。

ＮＯＲゲート１８の入力端子１８ｂには、電源電圧監視
回路１６の出力信号が反転されて入力される。またその
入力端子１８ａには第２パルス検知回路１５からライン
１７に導出される信号が反転されて入力される。

処理装置１１には、短パルス発生手段３０が設けられて
おり、該短パルス発生手段３０は処理装置１１内に含ま
れるＣＰＵが正常な動作を行うときには、その演算処理
単位の終了の度毎にライン１２に短パルスを導出する。

このような短パルスが第１パルス検知回路１３に入力さ
れる。

本実施例では第１パルス検知回路１３として、たとえば
再トリガ型の単安定マルチバイブレークが用いられる。

このような第１パルス検知回路１３は、その入力端子１
３ａに与えられる信号の立ち上がりに同期して、その出
力端子１３ｃに導出する信号をハイレベルからローレベ
ルに反転させる。また第１パルス検知回路１３にはもう
１つの入力端子１３ｂが設けられており、入力端子１３
ｂに入力される信号の立ち下がりに同期して、その出力
端子１３ｃに導出される信号はハイレベルからローレベ
ルに反転する。

前述の入力端子１３ｂには、電源電圧Ｖｃｃが供給され
ているため、第１パルス検知回路１３は入力端子１３ｂ
の出力に応答することはない、出力端子１３ｃに導出さ
れる信号は、入力端子１３ａに入力される信号の立ち上
がりに同期してハイレベルからローレベルに反転し、こ
の後予め定められる時間ΔＴ１の間に、次のトリガパル
スが入力端子１３ａに与えられなければハイレベルに反
転する。

第１パルス検知回路１３は、再トリガ型の単安定マルチ
バイブレータで構成されるため、前記予め定められる時
間ΔＴ１内に入力端子１３ａに、２つ以上のトリガパル
スが与えられれば、出力端子１３ｃに導出される信号は
ローレベルに保たれる。これによって処理装置１１内の
ＣＰＵが正常に動作しており、したがって短パルス発生
手段３０からライン１２に短パルスが導出されている期
間には、第１パルス検知回路１３はその出力端子１３ｃ
にローレベルの信号を導出している。

第２パルス検知回路１５もやはり、再トリガ型の単安定
マルチバイブレータを含んで構成される。

第２パルス検知回路１５では、その入力端子１５ａに与
えられる信号が立ち上がると、これに同期してその出力
端子１５ｃに導出される信号がハイレベルからローレベ
ルに反転する。また入力端子１５ｂに与えられる信号が
立ち下がると、これに同期して出力端子１５ｃに導出さ
れる信号はハイレベルからローレベルに反転する。

通常状態においては、入力端子１５ｂにはハイレベルの
信号が与えられており、入力端子１５ａにはローレベル
の信号が与えられている。このような場合において、出
力端子１５ｃにはハイレベルの信号が導出されている。

処理装置１１では、そのリセット端子Ｒに成る一定期間
に亘ってローレベルの信号が与えられると、これをリセ
ット信号としてその内部では、スタックポインタ、Ｉ１
０設定などの初期設定が行われる。

第３図は、本実施例の動作を説明するためのタイミング
チャートである。第３図（１）は電源電圧Ｖｃｃの変化
を示しており、第３図（２）は電源電圧監視回路１６の
バッファ２６に与えられる入力信号ａのレベルの変化を
示しており、第３図（３）は電源電圧監視回路１６の出
力信号すを示しており、第３図（４）は短パルス発生手
段３０がライン１２Ｇ−導出する信号Ｃを示しており、
第３図（５〉は第１パルス検知回路１３の出力信号ｄを
示しており、第３図（６）は第２パルス検知回路１５の
出力信号ｅを示しており、第３図（７）はＮＯＲゲート
１８の出力信号ｆを示している。

以下においては、第２図および第３図を参照して、本実
施例の動作の説明を行う。

時刻ｔｌｏにおいて電源が投入されると、電源電圧Ｖ　
ｃ　ｃ・は第３図（１）に示されるように立ち上がる。

このときバッファ２６に供給される電圧レベルは時定数
回路２５の働きによって、第３図（２）に示されるよう
に電源電圧Ｖｃｃの立ち上がりよりもわずかに遅れて、
バッファ２６の閾値レベルｖｔｈに達する。バッファ２
６に与えられる入力電圧レベルが閾値レベルｖｔｈを超
える時刻ｔｌｌにおいて、バッファ２６の出力はローレ
ベルからハイレベルに反転する。時刻ｔｌｏ〜ｔ１１の
期間において、ＮＯＲゲート１８の入力端子１８ｂには
ローレベルの信号が与えられるため、処理装置１１のリ
セット端子Ｒには、この期間に亘ってローレベルの信号
が入力される。

処理装置１１内に含まれるＣＰＵにはやはり電源電圧Ｖ
ｃｃが供給されており、その定格電圧はバッファ２６の
閾値レベルｖｔｈよりも低く、したがって時刻ｔｌｌ以
前の期間において動作可能な状態となっており、このよ
うな状態では、ＣＰＵの内部ではリセット処理を行うた
めの準備が進められている１時定数回路２５の働きによ
って、ＣＰＵが動作可能な状態となってからバッファ２
６の出力がローレベルからハイレベルに反転するまでの
期間は比較的長くなり、このような期間にＣＰＵは前述
のリセット準備処理を行っている。

したがってこのような期間を超えて処理装置１１のリセ
ット端子Ｒにローレベルの信号が連続して入力されるこ
とにより、ＣＰｔＪがリセットされる。

時刻ｔｌｌにおいてバッファ２６の出力信号がローレベ
ルからハイレベルに反転すると、ＮＯＲゲート１８の出
力信号ｆはこれに同期してローレベルからハイレベルに
変化し、これによって処理装置１１はその演算処理を開
始する。したがって短パルス発生手段３０は、時刻ｔｌ
ｌからの期間においてライン１２に短パルスを導出する
ことになる。

このような短パルスの立ち上がりに同期して、第１パル
ス検知回路１３の出力信号はハイレベルからローレベル
となり、前記短パルスが発生される周期が前述の予め定
められる時間ΔＴ１よりも短いときには、出力端子１３
ｃに導出される信号はローレベルに保たれる。

時刻ｔ１２において短パルス発生手段３０からライン１
２に短パルスが導出された後、時間ΔＴ１に亘って短パ
ルスが第１パルス検知回路の入力端子１３ａに入力され
ないとき、すなわち処理装置１１内のＣＰＵが異常動作
を行っているとき、時刻ｔ１２から時間ΔＴ１後の時刻
ｔ１３において、第１パルス検知回路１３の出力信号は
ローレベルからハイレベルに反転する。これに同期して
第２パルス検知回路１５の出力信号はハイレベルからロ
ーレベルに反転する。この後第２パルス検知回路１５の
出力信号は、第２パルス検知回路１５において予め定め
られる時間ΔＴ２に亘ってローレベルに保たれる。

時間へＴ２は、処理装置１１内のＣＰＵをリセットする
ために要する時間であって、この時間へＴ２はたとえば
ＣＰＵの動作クロックの５クロック分程度に選ばれる。

第２パルス検知回路１５が時刻ｔ１３から時間ΔＴ２だ
け経過後の時刻ｔ１４までの期間において、ローレベル
の信号を出力すると、この期間には処理装置１１のリセ
ット端子Ｒにローレベルの信号が与えられる。これによ
って時刻ｔ１４に第２パルス検知回路１５の出力が立ち
上がり、これに同期してＮＯＲゲート１８の出力信号が
立ち上がるときには、処理装置１１は通常の処理を行う
ことができる。これによって短パルス発生手段３０から
は、時刻ｔ１４からの期間において再び短パルスが発生
されるようになる。このようにして処理装置１１内のＣ
ＰＵがたとえば暴走したりするなどの異常動作を行う場
合においても、処理装置１１は確実に通常状態に復帰す
ることになる。

何らかの原因により電源電圧Ｖｃｃが低下すると、バッ
ファ２６に与えられる電圧レベルはこれに応答して遅延
されることなく変化する。すなわちダイオードＤ１の働
きによって、電源電圧ＶｃＣの降下に対してはコンデン
サＣ１に蓄積された電荷の放電が充分に早く行わ、れる
。

時刻ｔ１５に、バッファ２６に入力される電圧レベルが
、その閾値レベルｖｔｈを下回ると、バッファ２６の出
力信号はローレベルになる。バッファ２６の出力信号は
、第２パルス検知回路１５の入力端子１５ｂにも与えら
れているため、バッファ２６の出力信号の立ち下がりに
同期してライン１７に導出される信号はハイレベルから
ローレベルに反転する。これによって時刻ｔ１５から時
間ΔＴ２に亘って処理装置１１のリセット端子Ｒにはロ
ーレベルの信号が与えられることになる。

時刻ｔ１５から時間ΔＴ２だけ経過した後の時刻ｔ１６
において、電源電圧Ｖｃｃが回復しており、したがって
処理装置１１内に含まれるＣＰＵが動作可能な状態にあ
る場合には、ＣＰＵは時刻ｔ１５から時刻ｔ１６までの
期間においてリセットされ、時刻ｔ１６において正常な
動作を開始する。

しかしながら時刻ｔ１６において電源電圧Ｖｃｃが回復
しないときには、バッファ２６からはローレベルの信号
が出力されているためＮＯＲゲート１８の入力端子１８
ｂにはローレベルの信号が与えられ、したがって処理装
置１１のリセット端子Ｒには、時刻ｔ１６後の期間にお
いてもローレベルの信号が与えられる。

時刻ｔ１５以前の期間において、第１パルス検知回路１
３の入力端子１３ａに、最後に与えられた短パルスが立
ち上がる時刻ｔ１７から、時間ΔＴ１だけ経過した後の
時刻ｔ１８において、第１パルス検知回路１３の出力は
ローレベルがらハイレベルに反転する。これによって第
２パルス検知回路１５の入力端子１５ａに与えられる信
号は立ち下がることになるけれども、入力端子１５ｂに
与えられる信号は第３図（３）図示のようにローレベル
であるため、第２パルス検知回路１５は、これに応答す
ることはない。

時刻ｔ１９において電源電圧Ｖｃｃが回復し、バッファ
２６に与えられる電圧レベルが閾値レベルｖｔｈを超え
ると、これに同期してＮＯＲゲート１８の出力はローレ
ベルからハイレベルに反転する。これによって処理装置
１１内のＣＰＵは、時刻ｔ１５から時刻ｔ１９までの期
間にはリセット状態に保たれ、時刻ｔ１９においてその
動作を開始する。したがって時刻ｔ１９からの期間には
、短パルス発生手段、３０は短パルスをライン１２に導
出し、これによって第１パルス検知回路１３の出力は時
刻ｔ１９においてハイレベルからローレベルに変化する
。

電源が遮断されて時刻ｔ２０において、バッファ２６の
入力電圧レベルが、その閾値レベルＶｔｈを下回ると出
力信号がハイレベルからローレベルに反転し、これによ
って処理装置１１においてはその演算処理などが停止さ
れることになる。

第３図において、電源投入時および電源遮断時の電源電
圧Ｖｃｃのレベルが比較的小さい場合において現れるバ
ッファ２６およびＮＯＲゲート１８の出力の参照符Ｐ１
〜Ｐ４で示される部分の出力は、バッファ２６およびＮ
ＯＲゲート１８にそれぞれの動作が安定に行われるため
に必要な動作電圧が与えられない期間における出力信号
である。

第４図は、処理装置１１の動作を説明するためのフロー
チャートである。ステップｎ１において処理装置１１の
リセット端子Ｒにローレベルの信号が与えられると、処
理装置１１内のスタックポインタ、Ｉ１０設定などの初
期化処理が行われる。

次にリセット端子Ｒに与えられる信号がハイレベルに変
化すると、ステップｎ２において短パルス発生手段３０
は短パルスを発生する。この短パルスの発生に引き続い
てステップｎ３では通常の演算処理が行われる。この後
ステップｎ２に戻る。

このように処理ループの中に短パルス発生処理が含まれ
ているため、処理装置１１内のＣＰＵが正常な動ｆｌｌ
’を行っているときには、第１パルス検知回路１３にお
いて予め定められる時間ΔＴ１よりも充分に短い間隔で
短パルスが発生される。

以上のように本実施例においては、電源投入時において
は電源電圧監視回路１６内の時定数回路２５の働きによ
って、処理装置１１のリセット端子Ｒに与えられる信号
が充分に長い期間のローレベルの後にハイレベルに反転
される。これによって電源投入時において、処理装置１
１内のＣＰＵは確実にリセットされる。またＣＰＵが異
常動作を行うときには、短パルス発生手段３０が短パル
スを発生しなくなり、このことが第１パルス検知回路１
５において検出される。前記第１パルス検知回路１３の
出力に基づいて、第２パルス検知回路１５はリセット信
号を出力し、これによってＣＰＵがリセットされる。ま
た瞬停の発生に対しては、電源電圧監視回路１６の出力
がローレベルとなり、これによって処理装置１１内のＣ
ＰＵがリセットされる。また比較的短い期間に亘る瞬停
が発生した場合でも、電源電圧監視回路１６の出力は第
２パルス検知回路１５に与えられているため、第２パル
ス検知回路１５ではＣＰＵのリセットに必要な期間に亘
ってローレベルの信号を出力し、これによって処理装置
１１内のＣＰＵは確実にリセットされる。

効　　果 以上のように本発明に従えば、電源投入時、処理装置の
異常動作状態の検出時、および瞬停の発生時において、
処理装置の初期化処理が確実に行われるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例の原理的な構成を示すブロッ
ク図、第２図は第１図に示される実施例のさらに詳しい
構成を示すブロック図、第３図は本発明の一実施例の動
作を説明するためのタイミングチャート、第４図は処理
装置１１の動作を説明するためのフローチャート、第５
図は典型的な先行技術を示すブロック図、第６図はその
動作を説明するためのタイミングチャートである。 １１・・・処理装置、１３・・・第１パルス検知回路、
１５・・・第２パルス検知回路、１６・・・電源電圧監
視回路、１８−ＯＲゲート（ＮＯＲゲート）代理人　　
弁理士　画数　圭一部 二“；・ 第４図 第６図 ｔｌ　　　ｔ２　　　ｔ３　　ｔ４　　　　　　　ｔ５
手続補正書 １、事件の表示 特願昭６２−３２４９３６ ２、発明の名称 処理装置のリセット回路 ３、補正をする者 事件との関係　　出願人 住所　大阪府門真市大字門Ｘ　１．０４８番地名称　（
５８３）松下電工株式会社 代表者三好俊夫 ４、代理人 住　所　大阪市西区西本町１丁目１３番３８号　新興産
ビル国装置ＥＸ　０５２５−５９８５　　ＩＮＴＡＰＴ
　Ｊ国際ＦＡＸ　ＧＩＩＩ＆ＧＩＩ　（０６）５３８−
０２４７６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 明細書第２頁第３行目〜第４行目において「たとえば・
・・用いられ、」とあるを削除する６以上

Claims (1)

1. 【特許請求の範囲】 電源電圧が予め定められた基準レベル以下では出力が遮
   断され、基準レベルを越えた場合には電源信号を予め定
   められる時定数をもつて出力する電源電圧監視手段と、 前記電源電圧によつて電力付勢され、通常動作状態と異
   常状態とを識別する動作識別信号を出力する処理装置と
   、 処理装置の動作識別信号が入力され、異常状態検出時に
   はリセット信号を出力する第１監視手段と、 電源電圧監視手段出力が入力され、電源電圧の変動時に
   はリセット信号を出力する第２監視手段と、 電源信号とリセット信号とを選択的に前記処理装置に出
   力する選択手段とを含むことを特徴とする処理装置のリ
   セット回路。