JPH01166131A

JPH01166131A - マイクロプログラム制御装置のネクスト・マイクロ命令発生装置

Info

Publication number: JPH01166131A
Application number: JP27918988A
Authority: JP
Inventors: Peter J Feil; ピーター・ジェイ・フェイル
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1987-11-05
Filing date: 1988-11-04
Publication date: 1989-06-30
Also published as: DE3855065T2; DE3855065D1; EP0317119B1; EP0317119A3; EP0317119A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はデジタル・データ処理装置のマイクロプログラ
ム制御装置に関し、より詳細には、同制御装置に備えら
れるマイクロ命令アクセス装置に関する。

［従来の技術］コンピュータの分野においては、データ処理装置の動作
を制御するための複数のマイクロ命令を含んで成る制御
記憶装置を含む、データ処理装置（データ・プロセッサ
）の開発が広く行なわれるようになってきている。斯か
る制御記憶装置は、マイクロ命令の内容と、それにデー
タ処理装置の内部で実行中の動作に応じたその他の入力
とに基づいてアドレス指定される。ネクスト・マイクロ
命令（次に実行すべきマイクロ命令）の取出しを、カレ
ント・マイクロ命令（その時点で実行中のマイクロ命令
）の実行の結果得られるステータス情報を条件として定
まるアドレスを用いて行なうことは、データ処理装置に
おいて重要なことである。もしそれが行なわれないと、
更に余分なマイクロ命令が必要とされることになる。な
ぜならば、条件付アドレッシングは常に、先行するマイ
クロ命令の実行によって発生されるステータス情報に基
づいて行なわれなければならないからである。従来技術
におけるマイクロプログラムの制御並びにマイクロ命令
の構成は、多くの参考文献中に記載されているが、それ
らの文献のうちの１つとして、１９８０年刊ｒＬｓＩビ
ットスライス・ロジックを用いたデジタル・システムの
設計」（”Ｄｉｇｉｔａｌ　Ｓｙｓｔｅｍ　Ｄｅｓｉｇ
ｎ　ｗｉｔｈ　ＬＳＩ　Ｂｉｔ−３ｌｉｃｅＬｏｇｉｃ
＋、　Ｇｌｅｎｆｏｒｄ　Ｊ、　Ｍｙｅｒｓ、　Ｊｈｏ
ｎ　Ｗｉｌｅｙ　＆５ｏｎｓ、　Ｉｎｃ、、　１９８０
）が挙げられる。

以上に加えて、ネクスト・マイクロ命令の取出しをデー
タ・プロセッサによるカレント・マイクロ命令の実行と
同時に行なうことも重要である。

もしこれが行なわれなかったならば、マイクロ命令の実
行時間はデータ・プロセッサの実行時間と制御記憶装置
のアクセス時間との和となり、合計実行時間が著しく増
大してしまう。従って、データ・プロセッサによるカレ
ント・マイクロ命令の実行の結果得られるステータス情
報を条件として定まるアドレスを用いたネクスト・マイ
クロ命令の取出しは、データ・プロセッサによるカレン
ト・マイクロ命令の実行と同時に行なわれることが望ま
しい。そのような能力を付与することによって、余分な
マイクロ命令を必要とすることもなく、また１回のマイ
クロ命令サイクルの時間を延長することもなしに、デー
タ・プロセッサの性能を向上させることができる。この
種のマイクロプロゲラ゛ム制御記憶装置が、米国特許箱
４５８７６１１号（この米国特許は、Ｇｅｎｅ　Ｍ。

Ａｍｄａｈｌと　Ｈｓｉａｏ−Ｐｅｎｇ　Ｓ、　Ｌｅｅ
に対して付与され、Ａｍｄａｈｌ　Ｃｏｒｐｏｒａｔｉ
ｏｎ　　（所在地５ｕｎｎｙｖａｌ。

Ｃａ１ｉｆｏｒｎｉａ　）に譲渡されている）の中に図
示され説明されている。このＡｍｄａｈ　ｌ他の米国特
許には、２つまたはそれ以上の制御記憶装置を備えたマ
イクロプログラム・シーケンシング装置が開示されてお
り、それらの制御記憶装置によって、非分岐アドレスが
第１の制御記憶装置から第１のマイクロ命令を取出すと
共に、分岐アドレスが第２の制御記憶装置から第２のマ
イクロ命令を取出すことができるようになっている。分
岐アドレスのマイクロ命令と非分岐アドレスのマイクロ
命令とが同時に得られるため、分岐条件の状態が確定し
た後に更に余分な時間がかかるということがない。しか
しながら、この種のマイクロプログラム・シーケンシン
グ装置を装備するためには、それらの制御記憶装置の１
つごとに追加のハードウェアが必要となる。

［発明の構成］本発明に拠れば、以下の如きデータ処理装置のマイクロ
プログラム制御装置が提供される。即ちこのマイクロプ
ログラム制御装置は、カレント・マイクロ命令サイクル
の間に分岐マイクロ命令と非分岐マイクロ命令との双方
が単一のマイクロプログラム・メモリから取出されると
共に、それらのアクセスされたマイクロ命令のうちの一
方が、そのカレント・マイクロ命令サイクルの間に発生
される少なくとも１つの条件信号の状態に基づいて、実
行すべきネクスト・マイクロ命令として選択される。マ
イクロプログラム・メモリに格納されているマイクロ命
令ワードは、分岐アドレスとして使用することのできる
フィールドを有している。必要とされる、アドレスの格
納類で次にくるアドレスであるネクスト・イン・オーダ
・アドレスについては、インクリメンタがそれを、その
マイクロ命令サイクルの間に発生する。

本発明に拠れば、以下の如きデータ処理装置のためのマ
イクロプログラム制御装置が提供される。即ち、このマ
イクロプログラム制御装置は、複数のマイクロ命令を格
納するためのメモリ手段であって、それらのマイクロ命
令の各々が該メモリ手段をアドレスするための分岐アド
レスとして使用可能なフィールドを有している、メモリ
手段と、前記メモリ手段の出力に接続されたマイクロ命
令選択／ラッチ手段であって、カレント・マイクロ命令
サイクルの間に発生される少なくとも１つの条件信号の
状態に応じて、前記メモリ手段のその時点での出力と該
メモリ手段の既にラッチされていた出力とのいずれかを
送出するためのマイクロ命令選択／ラッチ手段と、前記
マイクロ命令選択／ラッチ手段の出力に接続された、カ
レント・マイクロ命令を記憶するためのマイクロ命令レ
ジスタ手段と、アドレス格納類の次のアドレスであるネ
クスト・シーケンシャル・アドレスを算出するためのイ
ンクリメンタ手段と、前記インクリメンタ手段の出力に
接続されたアドレス選択／ラッチ手段であって、前記カ
レント・マイクロ命令サイクルの間に発生される少なく
とも１つの条件信号の状態に応じて、前記インクリメン
タ手段のその時点での出力と該インクリメンタ手段の既
にラッチされていた出力とのいずれかを送出するための
アドレス選択／ラッチ手段と、前記アドレス選択／ラッ
チ手段の出力に接続された、前記カレント・マイクロ命
令の後に続くネクスト・シーケンシャル・アドレスを記
憶するためのアドレス・レジスタ手段と、各々のマイク
ロ命令サイクルの間に、前記アドレス・レジスタ手段の
出力と前記カレント・マイクロ命令の前記分岐アドレス
・フィールドとを、前記メモリ手段の入力と前記インク
リメンタ手段の入力とへ順次接続する、入力制御手段と
、前記カレント・マイクロ命令サイクルの間に発生され
る前記条件信号に従って、前記マイクロ命令選択／ラッ
チ手段と前記アドレス選択／ラッチ手段とを制御する選
択信号を発生する、出力制御手段とを含んで成る。

本発明に拠れば、以下の如きマイクロプログラム制御装
置におけるネクスト・マイクロ命令の発生方法が提供さ
れる。即ち、このネクスト・マイクロ命令の発、生方法
は、複数のマイクロ命令を１つのメモリ手段に格納する
ステップであって、それらのマイクロ命令の各々が該メ
モリ手段をアドレスするための分岐アドレスとして使用
可能なフィールドを有している、ステップと、アドレス
の格納順で次にくるアドレスである、ネクスト・イン・
オーダ・アドレスを発生するステップと、カレント・マ
イクロ命令についての、前記ネクスト・イン・オーダ・
アドレスと前記分岐アドレス・フィールドとを、個々の
マイクロ命令サイクルの間に順次前記メモリ手段へ供給
するステップと、前記カレント・マイクロ命令のサイク
ルの間に発生される少なくとも１つの条件信号に応じて
、前記メモリ手段の出力のうちから１つの出力をネクス
ト・マイクロ命令のために選択するステップとを含んで
成る。

ゝ［実施例］本発明の上記及びその他の特徴を、以下に図面を蓑照し
つつ更に詳細に説明する。

第１図に関し、同図にはマイクロプログラム制御装置Ｉ
Ｏを備えたデータ処理装＠ｔｉの機能的なブロックダイ
アグラムが示されており、このマイクロプログラム制御
装置ｌＯは、ネクスト・マイクロ命令（次に実行すべき
マイクロ命令）を、カレント・マイクロ命令（その時点
において実行中のマイクロ命令）の実行により決定され
る分岐／非分岐の条件に基づいて、しかもこのカレント
・マイクロ命令の実行と同時に取出す能力を備えている
。マイクロプログラム・メモリ１２にはデジタル・シス
テムの内部において必要とされる動作を実行するための
複数のマイクロ命令が格納されている。マイクロプログ
ラム・メモリ１２が書込み自在なランダム・アクセス・
メモリである場合には、このマイクロプログラム・メモ
リ１２のアドレス線に接続されているマイクロプログラ
ム・アドレス・バッファ１４が、マイクロプログラム等
の情報をロードするメモリ・ロケーションのアドレスの
送出を行なう、マイクロプログラム・アドレス・レジス
タ２２は、同様にマイクロプログラム・メモリ１２のア
ドレス線に接続されており、処理／分岐制御装置２６に
よって実行されるマイクロ命令をマイクロプログラム・
メモリ１２から読出すためのアドレスを送出する５マイ
クロプログラム・メモリ１２から読出される各々のワー
ドは、マイクロ命令ラッチエアへ入力され、このマイク
ロ命令ラッチ１７から送出される出力はマイクロ命令レ
ジスタ２４へ入力される。

マイクロ命令レジスタ２４はマイクロ命令が実行されて
いる間そのマイクロ命令ワードを記憶しており、このマ
イクロ命令ワードが処理／分岐制御・装置２６の動作を
制御する。即ち、処理／分岐制御装置２６は、そこに記
憶されているマイクロ命令の制御の下に、データの演算
及び論理処理を実行するのである。

引き続き第１図に関し、マイクロプログラム・アドレス
・インクリメンタ１６はマイクロプログラム・アドレス
・レジスタ２２の出力とマイクロプログラム・アドレス
・バッファ１４の出力とに接続されている。あるアドレ
スがこのマイクロプログラム・アドレス・インクリメン
タ１６へ転送されると、そのアドレスはｒｌＪだけイン
クリメントされ、このインクリメントされたマイクロプ
ログラム・アドレス・インクリメンタ１６の出力はマイ
クロプログラム・ネクスト・アドレス・ラッチ１９へ送
出される。マイクロプログラム・アドレス・インクリメ
ンタ１６は供給される１０ビツトのアドレスのうちの５
ビツトについてのみ、その動作を実行し、残りの５つの
アドレス・ビットはそのままこのインクリメンタを通過
して転送されている、これは、アドレッシングが３２個
のワードから成るページを基本として、１つのページか
ら他のページへの分岐を用いて行なわれているからであ
る。マイクロプログラム・ネクスト・アドレス・ラッチ
１９の出力はマイクロプログラム・ネクスト・アドレス
・レジスタ２０へ送出される。マイクロプログラム・ア
ドレス・レジスタ２２の入力はマイクロプログラム・ネ
クスト・アドレス・レジスタ２０の出力に接続されてお
り、更にはマイクロプログラム・分岐アドレス・ラッチ
１８の出力にも接続されている。マイクロプログラム・
分岐アドレス・ラッチ１８の入力はマイクロプログラム
・メモリ１２の出力データの中の１つのフィールドに接
続され、このフィールドはある種のマイクロ命令につい
ての分岐アドレスを含んでいる。ラッチ・イネーブル・
ジェネレータ３４は、ＨＯＬＤ信号とＢＲＡＮＣＨ信号
の送出状態に応じてラッチ・イネーブル信号（ＬＥＮ信
号）を送出する、当業者には周知のＡＮＤ−ＯＲ変換ロ
ジックから成る。ＨＯＬＤ信号とＢＲＡＮＣＨ信号とは
処理／分岐制御装置２６によって発生され、且つ、これ
らの信号はＣＬＯＣＫ　ｌ信号及びＣＬＯＣＫ２信号と
組合わされることによってＬ　Ｅ　Ｎ信号を発生し、こ
のＬＥＮ信号はマイクロ命令ラッチ１７、マイクロプロ
グラム・分岐アドレス・ラッチ１８、並びにマイクロプ
ログラム・ネクスト・アドレス・ラッチ１９へ送出され
る。ＨＯＬＤ信号とＢＲＡＭＣＨ信号の論理状態によっ
て、非分岐動作、分岐動作、または保持動作（カレント
・マイクロ命令の反復動作）のうちの、いずれの動作を
実行すべきかの制御がなされる。

次に第１図及び第２図を参照しつつ、マイクロプログラ
ム制御装置ＩＯの動作について説明する。第２図はタイ
ミングダイアグラムである。このタイミングダイアグラ
ムはＰｌからＰ６までの６つのマイクロ命令サイクル、
別の言い方ではマイクロ命令ピリオドの間に、このマイ
クロ命令制御装置ｌＯの内部で実行されている動作を示
しており、各々のマイクロ命令サイクルは４つのタイミ
ンク期間ＴＩ、Ｔ２．Ｔ３、及びＴ４から成っている。

同図に示されているマイクロ命令には、非分岐動作、分
岐動作、及び保持動作（マイクロ命令の反復動作）が含
まれている０本好適実施例においては、ＣＬＯＣＫＩは
５０％デユーティサイクルで周期が８９．６ナノ秒の信
号である。

ＣＬＯＣＫ２は５０％デユーティサイクルで周期が４４
．８ナノ秒の信号である。マイクロ命令の実行開始時点
は、ＣＬＯＣＫＩとＣＬＯＣＫ２の夫々の立上りエツジ
部が同時に発生する時点に定められている。４つのタイ
ミング期間ＴＩ、Ｔ２、Ｔ３、及びＴ４は各々の期間長
さが２２．４ナノ秒であり、ＣＬＯＣＫ２の立上りエツ
ジ部と降下エツジ部とによって区切られている。マイク
ロプログラム制御装置ｌＯの動作は、２つの信号、ＢＲ
ＡＮＣＨとＨＯＬＤとによって制御されており、それら
の信号は、マイクロ命令レジスタ２４内に記憶されてい
るカレント・マイクロ命令が実行されている間に処理／
分岐制御装置２６から送出される。ＢＲＡＮＣＨ信号は
タイミング期間Ｔ４の間に処理／分岐制御装置２６から
送出され、このＢＲＡＮＣＨ信号の論理状態が真であれ
ば、それは、ネクスト・マイクロ命令をマイクロ命令の
分岐アドレス・フィールドのアドレスから取出すべきこ
とを表わしており、またその論理状態が偽であれば、そ
れは、ネクスト・マイクロ命令をカレント・マイクロ命
令に続く次の順番のアドレスから取出すべきことを表わ
している。

ＨＯＬＤ信号はタイミング期間Ｔ２、Ｔ３、及びＴ４の
間に処理／分岐制御表＠２６から送出され、その論理状
態が真であれば、それは、ネクスト・マイクロ命令が現
在実行中のマイクロ命令と同一のマイクロ命令でなけれ
ばならないということを表わしており、−刃傷であれば
、それは、上に述べた通常の動作を行なうべきことを表
わしている。

以下の説明から明らかにされるように、ある１つのマイ
クロ命令が完了した時点においては、マイクロ命令ラッ
チ１７にはネクスト・マイクロ命令が格納されており、
マイクロプログラム・分岐アドレス・ラッチ１８にはこ
のネクスト・マイクロ命令の使用される可能性のある分
岐アドレス・フィールドが格納されており、また、マイ
クロプログラム・ネクスト・アドレス・ラッチ１９には
このネクスト・マイクロ命令に続く次の順番のアドレス
が格納されている。マイクロ命令サイクルの開始時には
、このネクスト・マイクロ命令がマイクロ命令ラッチ１
７からマイクロ命令レジスタ２４へ転送され、カレント
・マイクロ命令となる。更に、マイクロプログラム・ネ
クスト・アドレスがマイクロプログラム・ネクスト・ア
ドレス・ラッチ１９からマイクロプログラム・ネクスト
・アドレス・レジスタ２０へ転送され、また、マイクロ
プログラム・分岐アドレスがマイクロプログラム・分岐
アドレス・ラッチ１８からマイクロプログラム・アドレ
ス・レジスタ２２へ転送される。マイクロプログラム・
アドレス・レジスタ２２は続いて、このマイクロプログ
ラム・分岐アドレスをマイクロプログラム・メモリ１２
とマイクロプログラム・アドレス・インクリメンタ１６
とへ送出する。マイクロプログラム・メモリ１２　　　
−は、ＴＩとＴ２の期間に分岐アドレスのアクセスを行
ない、このアドレスしたマイクロ命令をＴ２の終了の時
点では既に、その出力部から送出している。同じ＜ＴＩ
とＴ２の期間に、マイクロプログラム・アドレス・イン
クリメンタ１６は分岐アドレスのインクリメントを行な
い、この、分岐アドレスに「ｌ」を加えたものをＴ２の
終了の時点では既にその出力部から送出している。Ｔ２
の期間にＨＯＬＤ信号の論理状態が偽である場合にはＬ
ＥＮ信号が送出され、それによって、マイクロ命令ラッ
チ１７、マイクロプログラム・分岐アドレス・ラッチ１
８、並びにマイクロプログラム・ネクスト・アドレス・
ラッチ１９の夫々の入力動作がイネーブルされる。これ
により、マイクロ命令ラッチ１７へは使用される可能性
のある分岐アドレスによってアドレスされたマイクロ命
令がマイクロプログラム・メモリ１２からロードされ、
また、マイクロプログラム・分岐アドレス・ラッチ１８
へはこのマイクロ命令の分岐アドレス・フィールドがマ
イクロプログラム・メモリ１２からロードされ、更に、
マイクロプログラム・ネクスト・アドレス・ラッチ１９
へは、格納類でこのマイクロ命令に続く次のアドレス、
即ちネクスト・シーケンシャル・アドレスが、マイクロ
プログラム・アドレス・インクリメンタ１６からロード
される。

Ｔ３の開始時には、この、マイクロプログラム・ネクス
ト・シーケンシャル・アドレスが、マイクロプログラム
・ネクスト・アドレス・レジスタ２０からマイクロプロ
グラム・アドレス・レジスタ２２へ転送される。マイク
ロプログラム・アドレス・レジスタ２２は続いて、マイ
クロプログラム・ネクスト・アドレスをマイクロプログ
ラム・メモリ１２とマイクロプログラム・アドレス・イ
ンクリメンタ１６とへ送出する。マイクロプログラム・
メモリ１２は、Ｔ３とＴ４の期間にネクスト・アドレス
のアクセスを行ない、このアドレスしたマイクロ命令を
、Ｔ４の終了の時点では既にその出力部から送出してい
る。同じ＜７３とＴ４の期間に、マイクロプログラム・
アドレス・インクリメンタ１６はネクスト・アドレスの
インクリメントを行ない、この、ネクスト・アドレスに
ｒｌＪを加えたもの（即ちカレント・アドレスに「２」
を加えたもの）を、Ｔ４の終了の時点では既にその出力
部から送出している。Ｔ４の期間にＨＯＬＤ信号の論理
状態が偽であり且つＢＲＡＮＣＨ信号の論理状態も偽で
ある場合には再びＬＥＮ信号が送出され、それによって
、マイクロ命令ラッチ１７へはネクスト・シーケンシャ
ル・マイクロ命令がマイクロプログラム・メモリ１２か
らロードされ、また、マイクロプログラム・分岐アドレ
ス・ラッチ１８へはこのマイクロ命令の分岐アドレス・
フィールドがマイクロプログラム・メモリ１２からロー
トされ、更に、マイクロプログラム・ネクスト・アドレ
ス・ラッチ１９へは、カレント・アドレスに「２」を加
えたものが、マイクロプログラム・アドレス・インクリ
メンタ１６からロードされる。

この時点では、マイクロ命令ラッチ１７の内容、マイク
ロプログラム・分岐アドレス・ラッチ１８の内容、並び
にマイクロプログラム・ネクスト・アドレス・ラッチ１
９の内容は、ネクスト・マイクロ命令を実行するために
必要なデータを保持している。Ｔ２、Ｔ３、及びＴ４の
期間にＨＯＬＤ信号の論理状態が真であった場合には、
これらのラッチは、ラスト・マイクロ命令（直前に実行
したマイクロ命令）の終了の次点においてそれらが保持
していたデータと同一のデータを保持しており、なぜな
らば、このマイクロ命令サイクルの間には信号ＬＥＮが
出力されなかったはずだからである。ＨＯＬＤ信号の論
理状態がそのようになっていなかった場合には、もしＴ
４の期間にＢＲＡＮＣＨ信号の論理状態が真であったな
らば、これらのラッチ１７．１８、及び１９はカレント
・マイクロ命令の分岐フィールドによってアドレスされ
たマイクロ命令を実行するために必要なデータを保持し
ている。また、もしＢＲＡＮＣＨ信号の論理状態がその
ようになっていなかったならば、これらのラッチはネク
スト・シーケンシャル・マイクロ命令を実行するために
必要なデータを保持している。

第１表は、第２図で用いられているアドレス番号に対応
するマイクロ命令アドレスの一覧表であり、各々のマイ
クロ命令アドレスに格納されているマイクロ命令の、そ
の分岐アドレス・フィールドに書込まれている条件分岐
アドレスを示すものである。それらのアドレスに従って
、第２図に示された非分岐動作、分岐動作、及び保持動
作を含む６つのマイクロ命令サイクルにおける各々のレ
ジスタ及びラッチの内容が、個々のマイクロ命令サイク
ル、別の言い方ではマイクロ命令ピリオド（ＰＩ　ＮＰ
６）内の期間Ｔｌ〜Ｔ４の各々ごとに、定められること
になる。

亀±１例えばマイクロ命令サイクルＰＩの開始時点においては
、アドレスｒｏＯＯＪから取出されて一時的にマイクロ
命令ラッチ１７に記憶されているネクスト・マイクロ命
令が、マイクロ命令レジスタ２４ヘロードされる。また
、マイクロプログラム・ネクスト・アドレスｒｏ０１Ｊ
がマイクロプログラム・ネクスト・アドレス・ラッチ１
９からネクスト・アドレス・レジスタ２０．へ転送され
、更に、マイクロプログラム・分岐アドレスｒｏ　１３
Ｊがマイクロプログラム・分岐アドレス・ラッチＩ８か
らマイクロプログラム・アドレス・レジスタ２２へ転送
される。マイクロプログラム・アドレス・レジスタ２２
は続いてこの分岐アドレスｒｏ　ｌ　３Ｊを用いてマイ
クロプログラム・メモリ１２をアドレスすると共に、こ
の分岐アドレスｒｏ　１３Ｊをマイクロプログラム・ア
ドレス・インクリメンタ１６へ転送してｒｌＪだけイン
クリメントさせる。ＴＩとＴ２の期間にマイクロプログ
ラム・メモリ１２の内部で分岐アドレスｒｏ　ｌ　３Ｊ
がアクセスされ、そのマイクロ命令がこのメモリ１２の
出力として得られる。Ｔ２の期間にＨＯＬＤ信号の論理
状態が偽であるならば、信号ＬＥＮが送出され、このＬ
ＥＮ信号が、マイクロプログラム・メモリ・アドレスｒ
ｏ　ｌ　３Ｊのマイクロ命令（Ｉ　Ｎ５Ｔ−０１３）を
マイクロ命令ラッチ１７ヘロードし、また、マイクロプ
ログラム・アドレス・インクリメンタ１６から出力され
るアドレスｒｏ　１４Ｊをマイクロプログラム・ネクス
ト・アドレス・ラッチ１９ヘロードし、更に、分岐アド
レスｒ０４２Ｊをマイクロプログラム・分岐アドレス・
ラッチ１８ヘロードする。

第１表に示すように、マイクロプログラム・メモリのｒ
ｏ　ｌ　３Ｊのアドレス・ロケーションに格納されてい
るマイクロ命令の条件分岐アドレスはｒ０４２Ｊである
。

サイクルＰｉの中の期間Ｔ３の開始時には、マイクロプ
ログラム・ネクスト・アドレス・レジスタ２０内のアド
レスｒ００１Ｊがマイクロプログラム・アドレス・レジ
スタ２２へ転送され、マイクロプログラム・アドレス・
レジスタ２２はこのアドレスｒｏｏＩＪをマイクロプロ
グラム・メモリへ供給し、Ｔ３とＴ４の期間にはこのア
ドレスｒｏｏＩＪに格納されているマイクロ命令（Ｉ　
Ｎ５Ｔ−００１）が、マイクロプログラム・メモリの出
力として送出されている。更にこのアドレスｒ００１Ｊ
は、Ｔ３とＴ４の期間にマイクロプログラム・アドレス
・インクリメンタ１６へ送出され、そこで「１」だけイ
ンクリメントされてｒ００２Ｊ　　（即ちカレント・ア
ドレスのｒｏｏＯＪに「２」を加えたもの）となる。Ｔ
４の期間にはＨＯＬＤ信号の論理状態が偽であり且つＢ
ＲＡＮＣＨ信号も偽であるためＬＥＮ信号が再び送出さ
れ、それによって、マイクロプログラム・分岐アドレス
・ラッチ１８へはアドレスｒ０２５Ｊ　　（このアドレ
スはマイクロプログラム・メモリ・アドレスｒ００１Ｊ
から読出されたばかりのマイクロ命令の、分岐アドレス
（第１表参照）である）がロードされ、また、マイクロ
命令ラッチ１７へはネクスト・シーケンシャル・マイク
ロ命令がメモリ・アドレスｒ００１Ｊからロードされ、
更に、マイクロプログラム・ネクスト・アドレス・ラッ
チ１９へは、ｒｏ０２Ｊがマイクロプログラム・アドレ
ス・インクリメンタ１６からロードされる。

サイクルＰ２の開始時には、元々アドレスｒｏ０１Ｊに
格納されていたネクスト・マイクロ命令が、マイクロ命
令ラッチ１７からマイクロ命令レジスタ２４ヘロードさ
れるが、これは、サイクルＰＬの間にＢ　ＲＡ　Ｎ　Ｃ
Ｈ信号が送出されなかったからである。またこのとき、
マイクロプログラム・ネクスト・アドレスｒｏ０２Ｊが
マイクロプログラム・ネクスト・アドレス・ラッチ１９
からネクスト・アドレス・レジスタ２０へ転送され、更
に、分岐アドレスｒｏ２５Ｊがマイクロプログラム・分
岐アドレス・ラッチ１８からマイクロプログラム・アド
レス・レジスタ２２へ転送される。マイクロプログラム
・アドレス・レジスタ２２は続いてこの分岐アドレスｒ
０２５Ｊを用いてマイクロプログラム・メモリ１２をア
ドレスすると共に、この分岐アドレスｒｏ２５Ｊをマイ
クロプログラム・アドレス・インクリメンタ１６へ転送
して「ｌ」だけインクリメントさせる。ＴＩとＴ２の期
間に、この分岐アドレスｒ０２５Ｊがマイクロプログラ
ム・メモリ１２の内部でアクセスされ、このアドレスｒ
０２５Ｊのマイクロ命令がメモリ１２の出力として得ら
れる。Ｔ２の期間には、ＨＯＬＤ信号の論理状態が偽で
あるため信号ＬＥＮが送出されており、この信号ＬＥＮ
によって、マイクロプログラム・アドレスｒｏ　２５Ｊ
のマイクロ命令がマイクロ命令ラッチ１７へロートされ
、またアドレスｒ０２６Ｊがマイクロプログラム・アド
レス・インクリメンタ１６からマイクロプログラム・ネ
クスト・アドレス・ラッチ１９ヘロードされ、更に分岐
アドレスｒ１４２Ｊがマイクロプログラム・分岐アドレ
ス・ラッチ１８ヘロードされる。第１表に示されている
ように、マイクロプログラム・メモリのアドレス・ロケ
ーションｒ０２５Ｊに格納されているマイクロ命令の条
件分岐アドレスは、ｒ１４２Ｊである。

サイクルＰ２の中の期間Ｔ３の開始時には、マイクロプ
ログラム・ネクスト・アドレス・レジスタ２０内のアド
レスｒｏ０２Ｊがマイクロプログラム・アドレス・レジ
スタ２２へ転送され、マイクロプログラム・アドレス・
レジスタ２２はこのアドレスｒｏ０２Ｊをマイクロプロ
グラム・メモリへ供給し、Ｔ３とＴ４の期間には、この
アドレスｒｏ０２Ｊに格納されているマイクロ命令がマ
イクロプログラム・メモリの出力として送出されている
。しかしながらＴ４の期間には、ＨＯＬＤ信号の論理状
態は偽であるがＢＲＡＮＣＨ信号が真であるために、Ｌ
ＥＮ信号は送出されておらず、そのため、マイクロ命令
ラッチ１７の内容、分岐アドレス・ラッチ１８の内容、
並びにネクスト・アドレス・ラッチ１９の内容は変化せ
ず、サイクルＰ２の期間Ｔ２の終了時におけるそれらの
ラッチの内容が期間Ｔ４の終了時においてもそのまま保
持されており、従って、サイクルＰ３の開始時には分岐
アドレスｒｏ２５Ｊの動作が実行されるようになってい
る。同様にして、マイクロ命令サイクルＰ３〜Ｐ６につ
いても、それらの各サイクルの中の期間ＴＩＮＴ４にお
ける、第１表に示された分岐アドレスに基づいて定まる
マイクロプログラム制御装置ｌＯの種々の要素の記憶内
容が、第２図に示されている。

再び第１図に関し、本実施例においては、マイクロプロ
グラム・メモリ１２には１０２４ワードＸ５２ビツトの
読出し／書込みスタティックＲＡＭが用いられている。

このマイクロプログラム・メモリにマイクロ命令等の情
報がロードされる際には、メモリ・データ線へ４８ビツ
トのワードが送出される。しかしながらマイクロプログ
ラム・メモリ１２には、この４８ビツトのマイクロ命令
を超えて更に付加されている４つのビットが、そのビッ
ト４８〜ビツト５１に格納されている。４８ビツトのマ
イクロ命令を超えるこれら４つの付加ビットは、そのマ
イクロ命令の中のフィールドであって、タイミング上の
制約によってマイクロ命令の実行中にはデコードするこ
とができないフィールドをデコードしたものである。

それゆえ、そのデコード動作は、マイクロプログラム・
メモリ１２への入力の際に、それがロードされるときに
実行される。

マイクロプログラム・メモリ１２は、１３個のデバイス
（各々１０２４Ｘ４ビツトのデバイス）から構成されて
おり、このデバイスはアドバンスト・マイクロ・デバイ
ス社（Ａｄｖａｎｃｅｄ　Ｍｉｃｒ。

Ｄｅｖｉｃｅ　、所在地は５ｕｎｎｙｖａｌｅ、　Ｃａ
、　９４０８ｇ　）で製造されている、部品番号ＡＭ−
９１５０の回路素子である。マイクロプログラム制御装
置１０を構成するには、５４７７４　Ｆ型の高速集積回
路を用いれば良く、以上の素子や集積回路は当業者には
良く知られたものである。マイクロプログラム・アドレ
ス・バッファ１４は２個のＦ２４４型オクタル・バッフ
ァから構成されている。マイク・ロブログラム・アドレ
ス・インクリメンタ１６は、高速キャリイを備えたＦ２
８３型４ビツト・バイナリ・フル・アダーと、２入力排
他的ＯＲゲート（Ｆ８６型回路の４分の１の部分）とか
ら成り、それらは５ビツトのインクリメンタを構成し、
３２ページのマイクロ命令ページ容量を提供している。

マイクロ命令ラッチ１７、マイクロプログラム・分岐ア
ドレス・ラッチ１８、並びにマイクロプログラム・ネク
スト・アドレス・ラッチ１９は、９個のＦ３７３型オク
タル・３ステート・トランスペアレント・ラッチから構
成されている。マイクロプログラム・ネクスト・アドレ
ス・レジスタ２０は、一対のＦ３７４型オクタル・３ス
テート・Ｄタイプ・フリップフロップから構成されてい
る。マイクロプログラム・アドレス・レジスタ２２は、
一対のＦ３７４型オクタル・３ステート・Ｄタイプ・フ
リップフロップから構成されている。マイクロ命令レジ
スタ２４は、４個のＦ３７４型オクタル・３ステート・
Ｄタイプ・フリップフロップと、マスタリセット機能を
備えた一対のＦ１７４型へクス・Ｄタイプ・フリップフ
ロップと、コンプリメンタリ出力端子とマスクリセット
機能とを備えた一対のＦ１７５型クオツド・Ｄタイプ・
フリップフロップとから構成されている。ラッチ・イネ
ーブル・ジェネレータ３４は、Ｆ６４型Ａ　Ｎ　Ｄ　／
　ＯＲ変換ゲートから構成されている。以上のＴＴＬ型
回路は総て、フェアチャイルド化（ＦａｉｒｃｈＬｌｄ
　、所在地はＭｔ。

Ｖｉｅｗ、　ＣＡ　９４０４２）の製品である。

好適実施例の説明は以−Ｌである。しかし、当業者には
、本発明の範囲内において種々の変更及び修正が容易に
可能であることは明らかである。従って本発明の範囲は
前述の実施例に限定されるものではない。

【図面の簡単な説明】

第１図は、本発明に係る、マイクロ命令取出しのための
マイクロプログラム制御装置を備えた、データ処理装置
のブロックダイアグラム、また、第２図は、本発明に係
るタイミングダイアグラムであり、６つの典型例のマイ
クロ命令サイクルについての、首記マイクロプログラム
制御装置内のレジスタとラッチの内容を示す図である。尚、図中、１０−・・マイクロプログラム制御装置、１１・・・デ
ータ処理装置、１２−・・マイクロプログラム・メモリ、１４−・・マ
イクロプログラム・アドレス・バッファ、１６　・・・マイクロプログラム・アドレス・インクリ
メンタ、１７・・・マイクロ命令ラッチ、ｔ　Ｓ−・・マイクロプログラム・分岐アドレス・ラッ
チ、１９−・・マイクロプログラム・ネクスト・アドレス・
ラッチ、２０・・・マイクロプログラム・ネクスト・アドレス・
レジスタ、２２・・・マイクロプログラム・アドレス・レジスタ、２４−・・マイクロ命令レジスタ、２６・−処理／分岐ＩＩＪ御装置、３４−・・ラッチ・イネーブル・ジェネレータ。（外４名）

Claims

【特許請求の範囲】

（１）複数のマイクロ命令を格納するためのメモリ手段
であって、それらのマイクロ命令の各々が該メモリ手段
をアドレスするための分岐アドレスとして使用可能なフ
ィールドを有している、メモリ手段と、ネクスト・イン・オーダ・アドレスを発生する手段と、カレント・マイクロ命令についての、前記ネクスト・イ
ン・オーダ・アドレスと前記分岐アドレス・フィールド
とを、個々のマイクロ命令サイクルの間に順次前記メモ
リ手段へ供給する、入力手段と、前記メモリ手段の出力に接続され、前記カレント・マイ
クロ命令のサイクルの間に発生される少なくとも１つの
条件信号に応じて、前記メモリ手段の前記出力のうちか
ら１つの出力をネクスト・マイクロ命令のために選択す
る、出力手段と、を含んで成る、データ処理システム制
御のためのマイクロプログラム制御装置。
（２）前記メモリ手段が、読出し／書込みランダム・ア
クセス・メモリを含んで成る、請求項１記載のマイクロ
プログラム制御装置。
（３）前記マイクロプログラム制御装置が、前記メモリ
手段に接続され、該メモリ手段をロードするためのアド
レスを送出するマイクロプログラム・アドレス・バッフ
ァを含んで成る、請求項２記載のマイクロプログラム制
御装置。
（４）前記メモリ手段が、リード・オンリ・メモリを含
んで成る、請求項１記載のマイクロプログラム制御装置
。
（５）前記ネクスト・イン・オーダ・アドレス発生手段
がアドレス・インクリメンタを含み、該インクリメンタ
から供給されたアドレスをインクリメントして前記ネク
スト・イン・オーダ・アドレスを形成する、請求項１記
載のマイクロプログラム制御装置。
（６）前記入力手段が、前記メモリ手段をアドレスする
ために前記ネクスト・イン・オーダ・アドレスまたは前
記分岐アドレス・フィールドを一時的に格納するアドレ
ス・レジスタを含んで成る、請求項１記載のマイクロプ
ログラム制御装置。
（７）前記出力手段が、前記ネクスト・マイクロ命令を
格納するためのラッチ手段を含んで成る、請求項１記載
のマイクロプログラム制御装置。
（８）複数のマイクロ命令を格納するためのメモリ手段
と、前記メモリ手段に接続され、カレント・マイクロ命令か
らの分岐アドレスと、前記メモリ手段を順にアクセスす
るための非分岐アドレスとの双方を、前記カレント・マ
イクロ命令のサイクルの間に送出する、アドレス送出手
段と、前記アドレス送出手段に接続されたインクリメンティン
グ手段であって、前記メモリ手段からアクセスされてい
るマイクロ命令に続く、ネクスト・シーケンシャル・ア
ドレスを、前記カレント・マイクロ命令サイクルの間に
発生する、インクリメンティング手段と、前記インクリメンティング手段の出力と前記アドレス送
出手段の入力との間に接続されたレジスタ手段であって
、そのマイクロ命令サイクルの間に発生される少なくと
も１つの条件信号に従つて、前記分岐アドレスまたは前
記非分岐アドレスの後の前記ネクスト・シーケシャル・
アドレスを選択すると共にそのアドレスを前記カレント
・マイクロ命令サイクルの終了時に記憶する、レジスタ
手段と、前記メモリ手段に接続され、前記カレント・マイクロ命
令サイクルの間に発生される前記条件信号に従って、前
記分岐マイクロ命令または前記非分岐マイクロ命令を選
択すると共にその選択されたマイクロ命令を前記カレン
ト・マイクロ命令サイクルの終了時に記憶する手段と、を含んで成る、データ処理システムの制御のためのマイ
クロプログラム制御装置。
（９）前記メモリ手段が、読出し／書込みランダム・ア
クセス・メモリを含んで成る、請求項８記載のマイクロ
プログラム制御装置。
（１０）前記マイクロプログラム制御装置が、前記メモ
リ手段に接続され、該メモリ手段をロードするためのア
ドレスを送出するマイクロプログラム・アドレス・バッ
ファを含んで成る、請求項９記載のマイクロプログラム
制御装置。
（１１）前記メモリ手段が、リード・オンリ・メモリを
含んで成る、請求項８記載のマイクロプログラム制御装
置。
（１２）前記アドレス送出手段が、マイクロプログラム
・アドレス・レジスタを含んで成る、請求項８記載のマ
イクロプログラム制御装置。
（１３）前記マイクロプログラム制御装置に接続された
処理／分岐制御手段が、実行すべきネクスト・マイクロ
命令を選択するための前記条件信号を送出する、請求項
８記載のマイクロプログラム制御装置。
（１４）前記条件信号が、次に実行すべき前記分岐マイ
クロ命令を選択する分岐標識を含んで成る、請求項１３
記載のマイクロプログラム制御装置。
（１５）前記条件信号が、前記カレント・マイクロ命令
を反復させる保持標識を含んで成る、請求項１３記載の
マイクロプログラム制御装置。
（１６）複数のマイクロ命令を格納するためのメモリ手
段であって、それらのマイクロ命令の各々が該メモリ手
段をアドレスするための分岐アドレスとして使用可能な
フィールドを有している、メモリ手段と、前記メモリ手段の出力に接続されたマイクロ命令選択／
ラッチ手段であって、カレント・マイクロ命令サイクル
の間に発生される少なくとも１つの条件信号の状態に応
じて、前記メモリ手段のその時点での出力と該メモリ手
段の既にラッチされていた出力とのいずれかを送出する
ためのマイクロ命令選択／ラッチ手段と、前記マイクロ命令選択／ラッチ手段の出力に接続された
、カレント・マイクロ命令を格納するためのマイクロ命
令レジスタ手段と、ネクスト・シーケンシャル・アドレスを算出するための
インクリメンタ手段と、前記インクリメンタ手段の出力に接続されたアドレス選
択／ラッチ手段であって、前記カレント・マイクロ命令
サイクルの間に発生される少なくとも１つの条件信号の
状態に応じて、前記インクリメンタ手段のその時点での
出力と該インクリメンタ手段の既にラッチされていた出
力とのいずれかを送出するためのアドレス選択／ラッチ
手段と、前記アドレス選択／ラッチ手段の出力に接続された、前
記カレント・マイクロ命令の後のネクスト・シーケンシ
ャル・アドレスを格納するためのアドレス・レジスタ手
段と、各々のマイクロ命令サイクルの間に、前記アドレス・レ
ジスタ手段の出力と前記カレント・マイクロ命令の前記
分岐アドレス・フィールドとを、前記メモリ手段の入力
と前記インクリメンタ手段の入力とへ順次接続する、入
力制御手段と、前記カレント・マイクロ命令サイクルの
間に発生される前記条件信号に従って、前記マイクロ命
令選択／ラッチ手段と前記アドレス選択／ラッチ手段と
を制御する選択信号を発生する、出力制御手段と、を含んで成る、データ処理装置の制御のためのマイクロ
プログラム制御装置。
（１７）前記メモリ手段が、読出し／書込みランダム・
アクセス・メモリを含んで成る、請求項１６記載のマイ
クロプログラム制御装置。
（１８）前記マイクロプログラム制御装置が、前記メモ
リ手段に接続され、該メモリ手段をロードするためのア
ドレスを送出するマイクロプログラム・アドレス・バッ
ファを含んで成る、請求項１６記載のマイクロプログラ
ム制御装置。
（１９）前記メモリ手段が、リード・オンリ・メモリを
含んで成る、請求項１６記載のマイクロプログラム制御
装置。
（２０）前記マイクロプログラム制御装置に接続された
処理／分岐制御手段が、前記マイクロ命令選択動作を制
御するための前記条件信号を送出する、請求項１６記載
のマイクロプログラム制御装置。
（２１）前記条件信号が、次に実行すべき分岐マイクロ
命令を選択する分岐標識を含んで成る、請求項１６記載
のマイクロプログラム制御装置。
（２２）前記条件信号が、前記カレント・マイクロ命令
を反復させる保持標識を含んで成る、請求項１６記載の
マイクロプログラム制御装置。
（２３）シーケンシャル・アドレスと分岐アドレスとの
双方のマイクロ命令を、１回のマイクロ命令サイクルの
間にアクセスする、マイクロプログラム制御装置であっ
て、複数のマイクロ命令を格納するためのメモリ手段であっ
て、それらのマイクロ命令の各々が該メモリ手段をアド
レスするための分岐アドレスとして使用可能なフィール
ドを有している、メモリ手段と、前記メモリ手段に接続され、自身の中に格納されている
アドレスに従ってマイクロ命令の取出しを行なう、アド
レス・レジスタと、前記メモリ手段の出力に接続され、取出された前記マイ
クロ命令を一時的に記憶する、マイクロ命令ラッチと、前記アドレス・レジスタに接続され、マイクロ命令アド
レスをインクリメントすることによって、前記マイクロ
命令サイクルの間にアクセスされているマイクロ命令に
続くネクスト・シーケンシャル・アドレスを発生する、
アドレス・ジェネレータと、前記ネクスト・アドレス・ジェネレータの出力に接続さ
れ、発生された前記ネクスト・シーケンシャル・アドレ
スを一時的に記憶するネクスト・アドレス・ラッチと、前記ネクスト・アドレス・ラッチに接続され、発生され
た前記ネクスト・シーケンシャル・アドレスを記憶する
ネクスト・アドレス・レジスタであって、その出力が前
記アドレス・レジスタの入力に接続されている、ネクス
ト・アドレス・レジスタと、前記メモリ手段の出力の前記分岐アドレス・フィールド
に接続され、カレント・マイクロ命令の前記分岐アドレ
スを一時的に記憶する分岐アドレス・ラッチであって、
前記アドレスレジスタの入力が該分岐アドレス・ラッチ
の出力に接続されている、分岐アドレス・ラッチと、前記ネクスト・アドレス・ラッチと前記ブランチ・アド
レス・ラッチと前記マイクロ命令ラッチとに接続され、
少なくとも１つの条件入力信号の状態に応じて前記マイ
クロ命令サイクルの間にイネーブル信号を発生するため
のラッチ・イネーブル・ジェネレータと、を含んで成る、マイクロプログラム制御装置。
（２４）前記マイクロプログラム制御装置が、前記マイ
クロ命令ラッチに接続され前記カレント・マイクロ命令
を前記カレント・マイクロ命令の実行中に格納している
マイクロ命令レジスタを含んで成る、請求項２３記載の
マイクロプログラム制御装置。
（２５）前記メモリ手段が、読出し／書込みランダム・
アクセス・メモリを含んで成る、請求項２３記載のマイ
クロプログラム制御装置。
（２６）前記マイクロプログラム制御装置が、前記メモ
リ手段に接続された、該メモリ手段をロードするための
アドレスを送出するマイクロプログラム・アドレス・バ
ッファを含んで成る、請求項２３記載のマイクロプログ
ラム制御装置。
（２７）前記メモリ手段が、リード・オンリ・メモリを
含んで成る、請求項２３記載のマイクロプログラム制御
装置。
（２８）マイクロプログラム制御装置においてネクスト
・マイクロ命令を発生させる方法であって、複数のマイ
クロ命令をメモリ手段に格納するステップであって、そ
れらのマイクロ命令の各々が該メモリ手段をアドレスす
るための分岐アドレスとして使用可能なフィールドを有
している、ステップと、ネクスト・イン・オーダ・アドレスを発生するステップ
と、カレント・マイクロ命令の前記ネクスト・イン・オーダ
・アドレスと前記分岐アドレス・フィールドとを、個々
のマイクロ命令サイクルの間に順次前記メモリ手段へ供
給するステップと、前記カレント・マイクロ命令のサイクルの間に発生され
る少なくとも１つの条件信号に応じて、前記メモリ手段
の出力のうちから１つの出力をネクスト・マイクロ命令
のために選択するステップと、を含んで成る、方法。
（２９）複数のマイクロ命令をメモリ手段に格納するス
テップであって、それらのマイクロ命令の各々が該メモ
リ手段をアドレスするための分岐アドレスとして使用可
能なフィールドを有している、ステップと、前記メモリ手段の出力に接続されたマイクロ命令選択／
ラッチ手段において、カレント・マイクロ命令サイクル
の間に発生される少なくとも１つの条件信号の状態に応
じて、前記メモリ手段のその時点での出力と該メモリ手
段の既にラッチされていた出力とのいずれかを発生する
ステップと、前記マイクロ命令選択／ラッチ手段の出力
に接続されたマイクロ命令レジスタ手段に、カレント・
マイクロ命令を格納するステップと、ネクスト・シーケンシャル・アドレスを、インクリメン
タ手段を用いて算出するステップと、前記インクリメン
タ手段の出力に接続されたアドレス選択／ラッチ手段に
おいて、前記カレント・マイクロ命令サイクルの間に発
生される少なくとも１つの条件信号の状態に応じて、前
記インクリメンタ手段のその時点での出力と該インクリ
メンタ手段の既にラッチされていた出力とのいずれかを
発生するステップと、前記アドレス選択／ラッチ手段の出力に接続されたアド
レス・レジスタ手段に、前記カレント・マイクロ命令の
後のネクスト・シーケンシャル・アドレスを格納するス
テップと、各々のマイクロ命令サイクルの間に、前記アドレス・レ
ジスタ手段の出力と前記カレント・マイクロ命令の前記
分岐アドレス・フィールドとを、入力制御手段を用いて
、前記メモリ手段の入力と前記インクリメンタ手段の入
力とへ順次接続するステップと、前記カレント・マイクロ命令サイクルの間に発生される
少なくとも１つの条件信号に従って、前記マイクロ命令
選択／ラッチ手段と前記アドレス選択／ラッチ手段とを
制御する選択信号を、出力制御手段を用いて、発生する
ステップと、を含んで成る、データ処理システムのマイ
クロプログラム制御装置におけるネクスト・マイクロ命
令の発生方法。
（３０）マイクロプログラム制御装置において、シーケ
ンシャル・アドレスと分岐アドレスとの双方のマイクロ
命令を、１回のマイクロ命令サイクルの間にアクセスす
る方法であって、複数のマイクロ命令をメモリ手段に格納するステップと
、カレント・マイクロ命令からの分岐アドレスと、非分岐
アドレスとの双方を、前記カレント・マイクロ命令のサ
イクルの間に送出し前記メモリ手段を順にアクセスする
ステップと、インクリメンティング手段を用いて、前記メモリ手段か
らアクセスされているマイクロ命令に続くネクスト・シ
ーケンシャル・アドレスを、前記カレント・マイクロ命
令サイクルの間に発生するステップと、前記マイクロ命令サイクルの間に発生される少なくとも
１つの条件信号に従って、前記分岐マイクロ命令アドレ
スまたは前記非分岐マイクロ命令アドレスの後の前記ネ
クスト・シーケシャル・アドレスを選択するステップと
、前記分岐アドレスまたは前記非分岐アドレスの後の前記
ネクスト・シーケシャル・アドレスを、前記カレント・
マイクロ命令サイクルの終了時に記憶するステップと、前記カレント・マイクロ命令サイクルの間に発生される
前記条件信号に従って、前記メモリ手段からアクセスさ
れている前記分岐マイクロ命令または前記非分岐マイク
ロ命令を、選択するステップと、選択された前記マイクロ命令を前記カレント・マイクロ
命令サイクルの終了時に格納するステップと、を含んで成る、方法。