JPH02235289A - 自己刻時レジスターファイル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本出願は、本出願の対応米国特許出願と同時に出願され
た次の米国特許出願においてさらに詳しク説明されるコ
ンピュータシステムのいくつかの局面を開示する。エバ
ンス（Ｅｖａｎｓ）　　その他による「デジタルコンピ
ュータのシステム制御装置とサービスプロセス装置間の
インターフェース」（　ＡＮ　ＩＮＴＥＲＦＡＣｔ！　
ＢＥＴＷＥＥＮ　Ａ　ＳＹＳＴＥＭ　ＣＯＮＴＲＯＬ　
ＵＮＩＴＡＮＤ　　Ａ　　ＳＥＲＶＩＣＩＩ！　　ＰＲ
ＯＣＥＳＳＩＮＧ　　ＵＮＩＴ　　ＯＦ　　Ａ　　ＤＩ
ＧＩＴＡＬＣＯ？ｌＰｔｌＴＥＲ）　．アーノルド（Ａ
ｒｎｏｌｄ）その他による「多重プロセッサシステムの
システム制御装置と中央処理装置をインターフェースす
る方法とその装置Ｊ　　（ＭＥＴＨＯＤ　ＡＮＤ　ＡＰ
ＰＡＲＡＴＵＳ　ＦＯＲ　ＩＮＴＥＲＦＡＣＩＮＧＡ　
ＳＹＳＴＥＭ　ＣＯＮＴＲＯＬ　ＵＮＩＴ　ＦＯＲ　Ａ
　Ｍ［ＩＬＴｌ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ賀Ｉ
ＴＨ　Ｔｌ１ＥＣＥＮＴＲＡＬ　ＰＲＯＣＥＳＳｒＮＧ
　ＵＮＩＴＳ）．ガグリャード（Ｇａｇｌｉａｒｄｏ）
その他による「多重プロセッサシステムのシステム制御
装置とシステム主メモリーとをインターフェースする方
法とその手段Ｊ　　（ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮ
Ｓ　ＦＯＲ　ＩＮＴＥＲＦＡＣＩＮＧ　ＡＳＹＳＴＩＩ
！Ｍ　ＣＯＮＴＲＯＬ　ＵＮＩＴ　ＦＯＲ　Ａ　ＭＵＬ
ＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　ＷＩＴＨ　Ｔ
ＩＩＥ　ＳＹＳＴＥＭ　ＭＡＩＮ　ＭＥＭＯＲＹ）．　
　デイ　・ファイト　（Ｄ，Ｆｉｔｅ）その他による「
パイプラインコンピュータシステムに相いれない不定数
のポテンシャルメモリーアクセスを除く方法とその装置
」（ＭＥＴＩＩＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　Ｆ
ＯＲ　ＲＥＳＯＬＶＩＮＧ　Ａ　ＶＡＲＩＡＢＬＥＮＵ
ＭＢＥＲ　ＯＦ　ＰＯＴＥＮＴＩＡＬ　ＭＥＭＯＲＹ　
ＡＣＣＥＳＳ　ＣＯＮＦＬＩＣＴＳＩＮ　Ａ　ＰＩＰＥ
ＬＩＮＥＤ　ＣＯＭＰ［ＩＴＥＲ　ＳＹＳＴＥＭ），　
　ディ・ファイト　（Ｄ．Ｆｉｔｅ）その他による［可
変長の命令構成内の多重規則子の解読Ｊ　　（ＤＢＣＯ
ＤＩＮＧ　ＭＩＩＬＴＩＰＬＥＳＰＩ！ＣＩＦＩＨＲＳ
　ＩＮ　Ａ　ＶＡＲＩＡＢＬＥ　ＬＥＮＧＴＩＩ　ＩＮ
ＳＴＲｔｌＣＴＩＯＮＡＲＣＨＩＴＥＣＵＴＵＲＥ）　
，ディ’ファイト　（Ｄ．Ｆｉｔｅ）その他による「仮
想命令キャッシュ補充アルゴリズム」（ＶＩＲＴＵＡＬ
　ＩＮＳＴＲＵＣＴＩＯＮ　ＣＡＣＨＥ　ＢＥＦＩＬＬ
　ＡＬＧＯＲＩＴＨＭ）．マレー（Ｍｕｒｒａｙ）その
他による「レジスターと同命令範囲内で規則子を改良す
るレジスターのパイプライン処理Ｊ　　（ＰｒＰＥＬＩ
ＮＩｌ！　ＰＲＯＣＥＳＳＩＮＧ　ＯＦＲＥＧＩＳＴＥ
ＩＩ　ＡＮＤ　ＲＢＧＩＳＴ！ｉ！．Ｒ　ＭＯＤＩＦ’
ＹＩＮＧ　ＳＰＥＣＩＦＩＥＲＳＷＩＴＩＩＩＮ　ＴＨ
Ｅ　ＳＡＭＥ　ＩＮＳＴＲＵＣＴＩＯＮ）．マレー（Ｍ
ｕｒｒａｙ）その他による「デジタルコンピューターの
ためのデータ依存分解による多重命令前処理システム」
（ＭＵＬＴＩＰＬＥ　　ＩＮＳＴＲＵＣＴＩＯＮ　ＰＲ
ＥＰＲＯＣＥＳＳＩＮＧ　ＳＹＳＴＥＭＷＩＴＨ　ＤＡ
ＴＡ　　Ｄｆ！ＰＥＮＤＥＮＣＹ　　ＲＥＳＯＬＵＴＩ
ＯＮ　　ＦＯＲ　　ＤＩＧＩＴＡＬＣＯＭＰＩＪＴＥＲ
Ｓ）　．ディ’ファイト　（Ｄ．Ｆｔｔｅ）その他によ
る「パイプラインプロセッサ内での暗示規則子の前処理
Ｊ　　（ＰＲＨＰＲＯＣＥＳＳＩＮＧ　ＩＭＰＬＩＥＤ
　ＳＰＥＣＩＦＩＥＲＳＩＮ　Ａ　ＰＩＰＥＬＩＮＨＤ
　ＰＲＯＣｆ！ＳＳＯＲ），　　フィイト・（Ｆｉｔｅ
）その他による「条件付き飛び越し予測Ｊ　（ＢＲＡＮ
ＣＨＰＲＥＤＩＣＴＩＯＮ）　，フォサム（Ｆｏｓｓｕ
ｍ）その他による「デジタルコンピュータ用バイブライ
ン浮動小数点加算器Ｊ　　（ＰＩＰＥＬＩＮＥＤ　ＦＬ
ＯＡＴＩＮＧ　ＰＯＩＮＴ　ＡＤＤＥＲＦＯＲ　ＤＩＧ
ＩＴＡＬ　ＣＯＭＰＵＴＥＲ），ビーブン（Ｂｅａｖｅ
ｎ）その他による「バイブラインコンピュータシステム
のエラーを検知及び補正する方法とその装置」（ＭＥＴ
ＨＯＤ　　ＡＮＤ　　ＡＰＰＡＲＡＴＵＳ　　ＦＯＲ　
　Ｄｉ！ＴＥＣＴＩＮＧ　　ＡＮＤ　　ＣＯＲ−ＲＥＣ
ＴＩＮＧ　ＥＲＲＯＲＳ　ＩＮ　Ａ　ＰＩＰＥＬＩＮＥ
！Ｄ　ＣＯＭＰＵＴＥＲ）．フリイン（Ｆｌｙｎｎ）そ
の他による「多重プロセッサシステム内のシステム制御
装置を使用する通信要件を指定する方法と手段Ｊ　　（
ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯＲＡＲＢＩＴ
ＲＡＴＩＮＧ　ＣＯＭＭＵＮＩＣＡＴＩＯＮ　ＲＥＱｔ
ｌＥＳＴＳ　ＩＪＳＩＮＧ　ＡＳＹＳＴＥＭ　ＣＯＮＴ
ＲＯＬ　ＵＮＩＴ　ＩＮ　Ａ　？ＩＩＩＬＴＩ−ＰＲＯ
ＣＥＳＳＯＲＳＹＳＴＥＭ）　，　　イー・ファイト　
ＣＢ．　Ｆｉｔｅ）その他による［マイクロコード化命
令実行装置における並行運転テノ多機能装置の制ｔ３１
ｌ］（ＣＯＮＴＩＩＯＬ　Ｏｆ？　？ｌｌＩＬＴＩＰＬ
Ｈ　ＦＵＮＣＴＩＯＮ　ＵＮＩＴＳ　ＷＩＴ｝ｌ　ＰＡ
ＲＡＬＬＥＬ　ＯＰＥＲＡＴＩＯＮ　ＩＮＡ　ＭＩＣＩ
？ＯＣＯＤＥＤ　ＥＸＩＥＣ［ＩＴＩＯＮ　ＵＮＩＴ）
，　　ウエップ・ジュニア（Ｗｅｂｂ　Ｊｒ．）その他
による「仮想メモリーシステムを基礎とするデジタルコ
ンピュータの命令パイプラインの範囲内での命令による
メモリーアクセス例外の処理Ｊ　　（ＰＲＯＣＥＳＳＩ
ＮＧ　ＯＦ　ＭＩＥＭＯＲＹＡＣＣＥＳＳ　　ＥＸＣＥ
ＰＴＩＯＮＳ　　ＷｔＴＨ　　ＰＲＥ−ＦＥＴＣＩＩＥ
Ｄ　　ＩＮＳＴＲＵＣ−ＴＩＯＮＳ　　ＷＩＴＨＩＮ　
　ＴＩＩＥ　　ＩＮＳＴＲＵＣＴＩＯＮ　　ＰＩＰＥＬ
ＩＮＥ　　ＯＦ　　ＡＶＩＲＴｔｌＡＬ　ＭＥＭＯＲＹ
　ＳＹＳＴＥＭ−ＢＡＳＥＤ　ＤＩＧＩＴＡＬ　ＣＯ？
ＩＰＩＩＴＥＲ），ヘザーリントン（，ｌｌｅ　ｔｈｅ
ｒ　ｉｎｇ　ｔｏｎ）その他による［デジタルコンピュ
ータにおける仮想メモリーアドレスから物理的メモリー
アドレスへの変換を制御する方法とその装置Ｊ　　（Ｍ
ＨＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳＦＯＲ　ＣＯ
ＮＴＲＯＬＬＩＮＧ　ＴＨＥ　ＣＯＮＶＥＲＳＩＯＮ　
ＯＲ　ＶＩＲＴＵＡＬ　ＴｏＰＨＹＳＩＣＡＬ　ＭＥＭ
ＯＲＹ　ＡＤＤＲＥＳＳＥＳ　ＩＮ　Ａ　ＤＩＧＩＴＡ
Ｌ　ＣＯＭＰＵ−ＴＢＲ　ＳＹＳＴＥＭ　），　ヘザー
リントン（｝ｌｅ　ｔｈｅｒ　ｉｎｇ　ｔｏｎ）その他
による「エラー修正可能ライトバンクバッファＪ　　（
ＷＲＩＴＥ　ＢＡＣＫ　ＢＵＦＦＥＲ　ＷＩＴＨ　ＥＲ
ＲＯＲ　ＣＯＲＲＥＣＴＩＮＧＣＡＰＡＢＩＬＩＴＩＥ
Ｓ）　．フィリン［Ｆｌｙｎｎ）その他による「多重プ
ロセッサシステム内のシステム制御装置を使用する通信
要件を決定する方法と手段」（ＭＥＴＨＯＤ　ＡＮＤ　
Ｍｆ！ＡＮＳ　ＦＯＲ　ＡＲＢＩＴＲＡＴＩＮＧ　ＣＯ
ＭＭＵＮＩＣＡ−ＴＩＯＮ　ＲＥＱＵｆＥＳＴＳ　ＵＳ
ＩＮＧ　Ａ　ＳＹＳＴＥＭ　ＣＯＮＴＲＯＬ　ＵＮＩＴ
　ＩＮＡ　ＭＩＩＬＴＩ−ＰＲＯＣＥＳＳＯＲ　ＳＹＳ
ＴＥＭ），チナスワミー（Ｃｈｉｎｎａｓｗａｓｙ）そ
の他による「多重プロセッサシステム内でのシステム装
置間のデータ交換用モジュールの自動交換相互連結網Ｊ
　　（ＭＯＤＵＬＡＲ　ＣＲＯＳＳ−ＢＡＲ　ＩＮＴＥ
ＲＣＯＮＮＥＣＴＩＯＮ　ＮＩｌｉＴＷＯＲＫ　ＦＯＲ
　ＤＡＴＡ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＢＥＴＷＥｆ
！Ｎ　ＵＮＩＴＳ　ＩＮ　Ａ列ＵＬＴＩ−ＰＲＰＣＥＳ
ＳＯＲＳＹＳＴＥＭ）　，ポルジン（Ｐｏｌｚｉｎ）そ
の他による「入／出力装置を有する多重プロセッサシス
テム用システム制御装置をインターフェースする方法と
その装置Ｊ　（ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴ
ＵＳ　ＦＯＲ　ＩＮＴＩ！ＲＦＡＣＩＮＧＡ　　ＳＹＳ
ＴＥＭ　　ＣＯＮＴＲＯＬ　　ＵＮＩＴ　　ＦＯＲ　　
Ａ　　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　
ＷＩＴＨ　ＩＮＰＵＴ／ＯＩＪＴＰＵＴ　ＵＮＩＴＳ）
．ガグリャード（Ｇａｇｌｔａｒｄｏ）その他による「
システム主メモリー装置を有する多重プロセッサシステ
ム用システム制御装置をインターフェースする手段で使
用す４メ−Ｔ−リー構成Ｊ　　（ＭＥＭＯＲＹ　ＣＯＮ
ＦＩＧＵＲＡＴＩＯＮ　ＦＯＲυＳＥ　　ＷＩＴＨ　　
ＭＥＡＮＳ　　ＦＯＲ　　ＩＮＴＥＲＦＡＣＩＮＧ　　
Ａ　　ＳＹＳＴＥＭＣＯＮＴＲＯＬ　　ＵＮＩＴ　　Ｆ
ＯＲ　　Ａ　　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ　　Ｓ
ＹＳＴＥＭ鍔ＩＴＨ　Ｔｉｌｌ！　ＳＹＳＴＥＭ　ＭＡ
ＩＮ　ＭＥＭＯＲＹ），そして、ガグリャード（Ｇａｇ
ｌｉａｒｄｏ）その他による「システムモジュール間の
ドラム制御信号のエラーチェックを行なう方法とその手
段Ｊ　　（ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯＲ
ＥＲＲＯＲ　　ＣＩＩＩＥＣＫＩＮＧ　　ＯＦ　　ＤＲ
ＡＭ−ＣＯＮＴＲＯＬ　　ＳＩＧＮＡＬＳ　　ＢＥＴＷ
ＥＥＮＳＹＳＴＥＭ　ＭＯＤ［ＩＬＥＳ）。

（産業上の利用分野） この発明は、コンピュータシステムのレジスター、特に
半導体チップの内部に自己レジスタークロックパルスを
発生させる自己刻時レジスターを含むカスタムＥＣＬ集
積回路に関するものである。

（従来の技術） 高速コンピュータの分野においては、大抵の最新のコン
ピュータは全命令行動の順序をパイプライン化している
。典型例は、Ｄｉｇｉｔａｌ　ＥｑｕｉｐｍｅｎｔＣｏ
ｒｐｏｒａｔｉｏｎ，　１１１　Ｐｏｗｄｅｒｍｉｌｌ
　Ｒｏａｄ，　Ｍａｙｎａｒｄ　ＭＡ９７１５４−１４
１８．により製造販売されているＶＡＸ８６００である
。ＶＡＸ８　６　０　０用の命令パイプラインはＴ．フ
ォサムその他による、ＤｉｇｉｔａｌＴｅｃｈｉｃａｌ
　Ｊｏｕｒｎａｌ．　Ｎｏ．　　１．　　８月号、１９
８５年、８ページから２３ページに記載された“＾ｎ　
Ｏｖｅｒ−ｖｉｅｗ　ｏｆ　ｔｈｅ　ＶＡＸ８６００　
ｓｙｓｔｅｍ．に説明されている。

パイプライン段階が、命令取り出し、命令デコード、オ
ペランドアドレス発生、オペランド取り出し、命令実行
、そして結果格納のために提供されている．パイプライ
ン段階は通常連続的な命令を処理するのに忙し《稼働す
るが、そのバイブラインを経由する動作は常に最高速で
行なわれるわけではない．種々の段階が、前にアドレス
指定されたデータブロックを格納する高速キャッシュメ
モリの代わりに、データを主メモリー装置から取り出さ
なければならない時、あるいは乗除が命令実行段階を拘
束する時は使用されないでいる．コンピュータの高速度
を維持するために、これらのメモリー取り出しに影響を
受けないパイプライン化された段階と、乗除演算操作は
命令を前処理するように継続される事が分かる。しかし
ながら、これらの非使用段階においては動作し続ける段
階からのデータを受けることが出来ないので、非使用段
階がそれらのデータを受ける準備が出来るまでそれを格
納できる臨時の場所がなければならない。よって、通常
の一時格納部を提供するレジスターが典型的に提供され
る。

加えて、一時格納場所は、コンピュータ動作の他の部分
に必要とされる。例えば、ＣＰＵの実行装置はしばしば
ある命令を実行中スクラッチパッド型領域にアクセスす
る必要がある。このスクラッチパッド領域内に格納され
たデータは、多分一時的に使用され、そして命令の終了
時には捨てられるものであろう。レジスターは通常この
一時的に必要とされる格納を行なうためにも使用される
．（発明が解決しようとする課Ｂ） レジスターを使用するに当たっての問題点は、アクセス
可能速度にある。通常これらのレジスターは独立した半
導体上に構成され、そして制御クロックパルス、アドレ
ス信号、及び種々の外部ソースからのデータ信号を受け
る．物理的配線を横断するためのこれらの信号用に要求
される時間によって引き起こされる遅延はデータ安定性
の問題となる。低速コンピュータにおいては、これはさ
ほど問題とはならない、なぜならばクロックサイクルの
周期が、独立半導体チップに到達するための信号に必要
とされる時間よりもずっと大きいからである。しかし、
高速のコンピュータにおいては、クロック周期は１６ナ
ノ秒と小さく、クロックトラベル時間あるいはワイヤー
遅延は８あるいは９ナノ秒にもなる。このように、レジ
スター内に書き込まれるデータが、レジスター格納が完
了されるまで不安定な状態となる可能性が非常に大であ
る。例えば、信号出力と信号不出力状態間の変化に対す
る信号に要求される準備時間が８ナノ秒、そしてワイヤ
ー遅延がクロックパルスについて最初９ナノ秒とするな
らば、そのデータは、１６ナノ秒のクロックパルス変化
の後ではあるが、格納処理が完了する前に状態を変える
だろう．（課題を解決するための手段） 予め決定された準備（ｓｔｅｐ　ｕｐ）及び保持（ｈｏ
ｌｄ）要求が一致する限りにおいて、レジスター格納動
作中安定したデータが利用できるようにデジタルコンピ
ュータの一組のレジスターの動作を制御するために一つ
の方法が提供されており、その方法は、一時的、及びシ
ステムクロック信号に応じてて一組のラッチ内の前記レ
ジスターに送られるデータ及びアドレス信号を格納する
こと、第二の予め選択された持続時間用の前記システム
クロックを受けた後に第一の予め選択された持続時間用
の内部クロック信号を発生させること、前記クロック信
号が前記クロック信号の終了に先立ち終了すること、前
記内部クロック信号の受信に応じて前記ランチ内に格納
された前記レジスターのアドレスにおける前記ラッチ内
に格納されたデータ信号をロードすることを含む。好適
にそのレジスター及び内部クロック発生装置は二重ポー
ト読み取り能力を提供する手段と共に同一半導体チップ
上に含まれている。

発明の他の目的及び特長は次の詳細な説明及び添付図面
参照により明かとなろう。

（実施例） 本発明は種々の変更及び改良形態が可能であり、特定な
実施例が図面での例で示され、詳細に説明される。それ
は開示された特定な形態に本発明を制限するつものは無
いことを理解されよう。それどころか、本発明は、添付
された特許請求により明示された本発明の精神と範囲内
の改良、同等、変更等の全てを包含するものである。

第１図にまず関連して、主メモリー１０、メモリーアク
セス装置ｌ４、命令装Ｗ．１４を含む少なくとも一つの
ＣＰＵ、そして実行装置１６を含むデジタルコンピュー
タシステム１０の部分についての主要ブロック図である
．データを処理するためのデータ及び命令の両方は、主
メモリーｌＯの範囲内のアドレス指定可能格納場所内に
格納される．命令は、コード化された形でＣＰＵ及びオ
ペランドにより行なわれる操作を指定するオペレーシ９
ンコード（ｏｐｃｏｄｅ）及び規則子により識別され、
オペランドを位置付けするための情報を提供するオペラ
ンドを含む。

ｃｐｕの内部では、個々の命令の実行が多数のより小さ
な仕事に分類される。これらの仕事は、その目的に最適
化された、専用分離独立型機能装置で処理される。

各命令は最終的には異なった作業をするのだが、各命令
が分類された小さな仕事の多くは仝命令に共通である。

一般に、次の処置が一つの命令実行中行なわれる。命令
取り出し、命令解読、オペランド取り出し、実行、そし
て結果格納。このように、専用ハードウエアーを使用す
ることによって、複数の処置をパイープライン化操作に
より並行し、全体の命令処理能力を増加させることが出
来る。

パイプラインを通るデータ通路は、各パイプライン段階
の結果を次のパイプライン段階へ転送するレジスターの
それぞれのセントを含む。これらの転送レジスターは共
通のシステムクロックサイクルに同期されている。例え
ば、第一クロックサイクルにおいて、第一命令は、命令
取り出し専用のハードウエアーにより取り出される。第
二クロソクサイクルにおいて、取り出された命令は転送
されて、命令解読ハードウェアーにより解読されるが、
同時に、次の命令が命令取り出しハードウエアーにより
取り出される。第三クロソクサイクルにおいては、各命
令はバイブラインの次の段階に移り、新しい命令が取り
出される。このようにして、パイプラインが満たされた
後、命令が各クロツクサイクルの終わりで完全に実行さ
れる。

この処理は製造環境での組立てラインに類似している。

各労働者は、自分の責任工程を通過する製品全部に対し
単一の作業を完遂することに専心している。各作業が行
なわれる時、製品は次第に完成品に近づく。最終段階で
、労働者は課せられた仕事を完遂する都度に、完成品が
アンセンブリーラインから取り出される。

第１図の特定システムにおいて、メモリーアクセス装置
１２は主キャッシュメモリー１８を含み、それは平均し
て、命令、実行装置ｌ４、１６に、主メモリー１０のア
クセス時間よりも早くデータを処理させることが出来る
。このキャッシュメモリー１８は、データ成分の選択さ
れ予め定められたブロックを格納する手段、翻訳バッフ
ァ２０を介して命令装置ｌ４から要求を受信し、指定さ
れたデータ成分をアクセスする手段、そのデータ成分が
そのキャッシュメモリーｌ８内に格納されたブロック内
にあるかどうかをチェックする手段、そして指定された
データ成分を含むブロックのデータがそのように格納さ
れない時、主メモリー１０からデータの指定されたブロ
ックを読み取り、そしてキャッシュメモリー１８内にこ
のデータブロソクを格納するように作動する手段を含む
。つまり、キャッシュメモリーは主メモリー内に“ウィ
ンドウ”を提供し、又命令及び実行装置１４、１６によ
り必要とされるデータを含む。

命令及び実行装置ｌ４、１６により必要とされるデータ
成分がキャッシュメモリー１８内に発見されないならば
、そのデータ成分は主メモリー１０から得られる。しか
しその処理において、追加データを含む全ブロックが主
メモリーｌＯから得られ、キャッシュメモリー１８内に
書き込まれる。時間とメモリースペースの局所性の原理
により、次回に命令、実行装置ｌ４、１６がデータ成分
を必要とするとき、このデータ成分は以前にアドレス指
定されたデータ成分を含むブロック内に発見される可能
性が非常に大となる。それゆえに、キャッシュメモリー
１８は実行、命令装置１４、１６によって要求されるデ
ータ成分をすでに含んでいる可能性が大となる。一般に
、キャッシュメモリーｌ８は主メモリー１０よりも高速
でアクセスされるので、主メモリーはキャッシュメモリ
ー１８に比例してアクセス速度は遅いが、データ処理シ
ステムの平均能力をそれほど低下させない。

それゆえに、主メモリー１０を、低速で安価なメモリー
素子で構成することが出来る。

翻訳バッファ２０は高速連想メモリーであり、以前に使
用されたアドレス翻訳を格納する。仮想メモリーシステ
ムにおいて、単一仮想アドレスへの参照を行なうと、望
む情報が利用できる迄に、いくつかのメモリー参照を引
き起こす。しかしながら、翻訳バフファ２０が使用され
るところでは、その翻訳は翻訳バッファ２０内の“ヒッ
ト”を単に見つけだすことに低減される。

命令装置１４は、プログラムカウンター（ＰＣ）２２、
命令キャッシュメモリー２４、そして主キャッシュメモ
リー１８からの命令を取り出すための命令バッファ（■
〜バッファ）２６を含む。■−バッファ２６から、新命
令が命令デコーダー２８に送られ、オペレーションコー
ド（ｏｐｃｏｄ）と規則子の両方を解読する。オペラン
ド処理装置（ＯＰＵ）は指定されたオペランドを取り出
し、これを実行装置１６に供給する。

プログラムカウンター２２は、命令装置１４内に維持さ
れるので正しい命令がキャッシュメモリー１８から検索
される。プログラムカウンター２２は望ましくは主メモ
リー１０やキャッシュメモリー１８の物理的メモリーロ
ケーションよりも仮想メモリーロケーションを利用する
。故に、プログラムカウンター２２の仮想アドレズを主
メモＩＪ　−　１　０の物理的アドレスの翻訳は、それ
から命令が検索出来る前に行われる必要がある。それゆ
えに、プログラムカウンター２２の内容はメモリーアク
セス装置１６に転送され、そこで翻訳バッファ２０がア
ドレス変換を行なう．その命令は、変換されたアドレス
を使って、キャッシュメモリー１８内のその物理的メモ
リー位置から検索される。キャッシュメモリー１８はそ
の命令をデータ復帰線３２を通って命令バフファ２６に
引き渡す。

キャッシュメモリー１８や翻訳バッファ２０の構成は動
作について、レビーとエクハウス、Ｊｒ．（　Ｌｅｖｙ
　ａｎｄ　Ｅｃｋｈｏｕｓｅ，　Ｊｒ．）の１１章、コ
ンピュータのプログラミングと構成（Ｃｏｍｐｕｔｅｒ
　Ｐｒｏｇｒａｔａａｎｄ　ＡｒｃｈＬｅｃｔｕｒｅ．
　ＶＡＸ−１１，　Ｄｉｇｉｔａｌ　Ｅｑｕｉｐｍｅｎ
ｔＣｏｒｐｏｒａｔｉｏｎ，ページ２５１から３６８ま
で（１９８０））にさらに詳しく説明されている。

そのオペランド処理装置（ＯＰＵ）３０は又仮想アドレ
スを作る。特に、オペランド処理装置３０は、メモリー
ソース（読み取り）及び行き先（書き込み）命令のため
の仮想アドレスを作る。

オペランド処理装置３０はこれらの仮想アドレスを、物
理的アドレスに翻訳するメモリーアクセス装置１２へ引
き渡す。キャッシュメモリー１８の物理的メモリー位置
は、その時メモリーソース命令用のオペランドを取り出
すためにアクセスされる。

各命令において、第一バイトは演算コード（ｏ　ｐ　ｃ
　ｏ　ｄ　ｅ）を含み、次のバイトは解読されるべきオ
ペランド規則子である。各規則子の第一バイトはその規
則子のアドレス指定モードを示す。

このバイトは通常半分に分割されており、その一つはア
ドレスモードを規定し、他の半分はアドレス指定のため
に使用されるべきレジスターを規定する。

命令を処理する最初の段階は、命令の演算コード部分を
解読する事である。各命令の最初の区分はそのオペレー
ションコードから成り、その命令で執行されるべき動作
を指定する。解読は命令デコーダ２８内で標準のテーブ
ル索引技法を使用して行なわれる。命令デコーダ２８は
索引テーブル内の命令を実行するためのマイクロコード
実行開始アドレスを見つけ、その実行開始アドレスを実
行装置１６へ渡す。その後実行装置ま、指示された実行
開始アドレスで始まる事前記憶されたマイクロコードを
実行することにより、指定された操作を行なう。又、デ
コーダは、ソースオペランドは行き先オペランドの規則
子が命令のどこに生じるかを決定し、これらの規則子を
、命令の実行に先立って前処理するためのオペランド処
理装置３０へ渡す。

命令が解読された後、オペランド処理装置（ＯＰＵ）３
０はオペランド規則子を渡し、それらの実行アドレスを
演算する。この処理には汎用レジスター（Ｇ　Ｐ　Ｒ）
の読み取り、及び自動インクレメントあるいは自動デク
レメントによるＧＰＲ内容の改造を含む．そのオペラン
ドはこれらの実効アドレスから取り出され、実行装置１
６上に渡され、そこで命令を実行し、命令用の行き先ポ
インターにより識別された行き先内にその結果が書き込
まれる。オペランド処理装置（ＯＰＵ）３０は又３ビッ
トの制御フィールドを送り、命令が書き込み操作か読み
取り操作かを示す． 命令が実行装置ｌ６へ送られる都度に、命令装置１４は
、（１）ソースオペランドが発見される実行装置レジス
ターファイル内の場所、そして（２）結果が格納される
場所に、マイクロコードタスク指名アドレス及び一組の
ポインターを送る。実行装置ｌ６内において、一組の待
ち行列３２は、マイクロコードタスク指名アドレスを格
納するフォーク待ち行列、ソースオペランド位置を格納
するソースポインター待ち行列、及び行き先場所を格納
する行き先ポインター待ち行列を含む。これらそれぞれ
の待ち行列は多重命令用のデータを保持することが出来
るＦＩＦＯバッファである。

命令を実行するために、実行装置ｌ６には、独立機能的
実行装置として、マイクロコード実行装置３６、演算論
理装置（ＡＬＵ）３８及びリタイヤ装置４０が含まれる
。これらの機能的装置への命令の発行は命令発行装置４
２によって制御される。その命令は所望の機能的実行装
置が利用でき、且つソースオベランドが有効である時に
発行される．レジスターオペランドは、命令が発行され
る前に実行装置内の結果待ち行列を検査することにより
次期書き込みがチェックされる。

メモリーアクセス装置１２、命令装置１４、及び実行装
置１６間のインターフェースを促進するために、自己刻
時レジスターファイル（ＳＴＲ註Ｇ）４４が提供される
。この自己刻時レジスターファイル（ＳＴＲＥＧ）４４
は実行装置１６の機能部分として見なされるが、自己刻
時レジスターファイル（ＳＴＲＥＧ）４４は分離したカ
スタムＥＣＬ集積回路上に構成されていることに注意す
べきである。この自己刻時レジスターファイル（ＳＴＲ
ＥＧ）４４の物理的距離が信号伝搬時間あるいはクロッ
クスキュウに起因する重大なタイミング問題を引き起こ
す。これらのタイミング問題は、カスタムＥＣＬチップ
内の自己刻時レジスターファイル（ＳＴＲＥＧ）４４用
に実タイミングパルスを発生することによって解消され
る。

好適には、レジスターは、４組の１６レジスターを含み
、各レジスターが３６ビット長である。

この場合、同種の集積回路の二つが組み合わされて使用
され、ｌ６の３２ビットレジスター４組を提供する．各
レジスターは各バイトに対してパリティービットをプラ
スした４バイトを包含するように構成される。その４＆
Ｉｌはそれぞれ汎用レジスター（ＧＰＲ）４６、ソース
リスト４８、メモリー一時レジスター５０、及び実行一
時レジスター５２に対応する。これらのレジスターは二
重ボート出力を有し、４組の各レジスター内の１６レジ
スターのそれぞれに接続された入力を有する一組のマル
チブレクサ−５４、５６を含む。３６ビットマルチプレ
クサー出力は直接的に実行装置１６に接続されている。

選択線は実行装置１６とマルチプレクサー５４、５６の
選択入力間に接続されている。これらの選択線は、６４
の個々のレジスターのそれぞれをアドレス指定できるよ
うに６ビット信号を提供する。各レジスター４６、４８
、５０，５２への入力も同様に二重ポートタイプのもの
であり、Ａ及びＢ両データ入力を受け取る。

しかしながら、４組のレジスターがそれぞれ二重ポート
タイプのものであるとき、自己刻時レジスターファイル
（ＳＴＲＥＧ）４４は三つの別個のソースから入力を受
け、これらの入力を送るが、３つ以上の入力は４組のレ
ジスターのいずれにも送られないことに留意すべきであ
る。

ソースリスト４８はソースオペランドを有するレジスタ
ーファイルである。このように、実行装置ｌ６のソース
ポインター待ち行列内のエントリーはメモリー及び即値
即ちリテラルオペラン，ド用のソースリストを示す。メ
モリーアクセス装置１２と命令装置１４の両方がソース
リスト４８へのエントリーを書き込み、そしてその実行
装置１６が命令を実行するために必要とされるソースリ
ストからオペランドを読み取る。

汎用レジスター（ＧＰＲ）４６はＶＡＸ構成で定義され
たように１６の汎用レジスターを含む。

これらのレジスターはソースオペランド及び実行された
命令の結果を格納するため゜に提供される。

さらに、実行装置１６は、命令装置１４が自動インクレ
メント及び自動デクレメント命令用の汎用レジスター（
ＧＰＲ）４６を更新する間に、汎用レジスター（ＧＰＲ
）４６に結果を書き込む。

メモリ一一時レジスター５０は、実行装置ｌ６及びメモ
リーアクセス装置ｌ２によってアクセスが可能な１６の
高速レジスターを含む。メモリーアクセス装置ｌ２は実
行装置１６によって要求されたデータを書き込む。さら
に、マイクロコード実行装置３６も又、マイクロコード
実行中に必要な時、メモリ一一時レジスターへの書き込
みを開始してもよい。

実行一時レジスター５２は、実行装置１６だけでアクセ
ス可能な１６の高速レジスターを含む。

もっと特定的に、マイクロコード実行装置３６は中間記
憶装置のために実行一時レジスターを使用する。

実行装置１６は、３６ビットデータバスを介して、汎用
レジスター（ＧＰＲ）４６、メモリ一一時レジスター５
０、そして実行一時レジスター５２に接続されている。

各伝送ゲート５８、６０及び６２は、伝送ゲート５８、
６０及び６２の選択入力に接続さ・れた６ビット選択バ
スを介して実行装置データパスから汎用レジスター（Ｇ
ＰＲ）４６、メモリ一一時レジスター５０、及び実行一
時レジスター５２へ送られるデータを制御する。

同様に、実行装置１４は、伝送ゲート６４、６６を介し
て汎用レジスター（ＧＰＲ）４６０Ｂ入力及びソースリ
スト４８に接続される．この場合、伝送ゲート６４、６
６の選択線は分離しており、独立に制御される．独立ア
ドレス指定可能の目的は、使用されるハードウェアーで
ある自動インクレメント及び自動デクレメント移動アド
レス命令を実行するのに必要なクロックサイクル数を低
減することである。

メモリーアクセス装置１２は７２ビットデータバスを有
し、それで一対の３６ビントレジスターに書き込むこと
が出来る．それゆえに、そのバスは下位３６ビット部と
上位３６ビ．ット部に分割され、データが順次レジスタ
ーアドレスに格納されるようにする。下位３６ビットは
、伝送ゲート６８を通じてソースリスト４８へ、あるい
は伝送ゲート７０を通じてメモリー一時レジスター５０
ヘのいずれかへ送られる．物理的に、二つの同種類の集
積回路を使用する上記の導入された好適な実施において
、各３２ビット部の上位１８ビットはその集積回路の一
つに格納され、そして、その３２ビット部の対応する下
位１８ビットは他の集積回路に格納される． メモリーアクセス装置ｌ２は又７ビット選択バスを伝送
ゲート６８、７０へ送る．追加ビットは、メモリーアク
セス装置１２が伝送ゲート６８を通じてソースリスト４
８あるいは伝送ゲート７０を通じてメモリ一一時レジス
ター５０へのいずれがの次の順次レジスターへ送られて
いる上位３６ビットを書き込むことが出来るように使用
される。

このように、同レジスター内に格納された下位３６ビッ
トよりも大きい場所において、上位３６ビットがソース
リスト４８あるいはメモリー一時レジスター５０内のい
ずれかに格納される．従って、実行装置１６がソースリ
スト及びメモリ一一時レジスター４８、５０内に格納さ
れたデータを検索する時、実行装置ｌ６は最初下位３６
ビット内に格納されたデータを検索し、その内部ポイン
ターを増加し、そして第ニアドレスを再演算せずに上位
３６ビットを検索する。

第２図において、第１図の自己刻時レジスターファイル
（ＳＴＲＥＧ）４４を提供するための集積回路４４′の
詳細なブロック図が示されている．上記のように、３２
ビットデータレジスターを提供するために並列に接続さ
れたそれらのアドレス線を伴って、二つの集積回路４４
′は組み合わせて使用される。自己刻時レジスター（Ｓ
ＴＲＥＧ）集積回路（ＩＣ）４４’において、８０ａか
ら８０ｑまでの一連のラッチは外部入力線の全てを受け
、システムクロックＥＷＣＬＫと並行してその上にある
データを格納する。これらの８０ａから８０ｑまでのラ
ッチは、実行、命令、そしてメモリーアクセス装置１６
、ｌ４、１２からの出力に対応する三つのグループ（Ａ
，Ｂ，Ｃ）に分割される。８０ａから８０ｑまでのラッ
チへの入力に存在するデータは、非出力状態へのＥＷＣ
　Ｌ　Ｋ信号の遷移に応じて保持される．よって、自己
刻時レジスター（ＳＴＲＥＧ）集積回路（ＩＣ）４４′
はＥＷＣＬＫがその非表明状態に留まる期間中ランチ出
力上に安定なデータが保証される。

自己刻時レジスター（ＳＴＲＥＧ）集積回路（ＩＣ）４
４′は、システムクロックの機能としてそれ自身の内部
クロックパルスを発生するので、そのラッチ出力は内部
クロックパルス発生中、安定的であると正しく仮定する
ことができる。

同様に、８２ａから８２ｂまでのラッチは実行アドレス
１６からその読み取りアドレスを受け、これらのアドレ
スをシステムクロックＲＣＬＫに応じて格納する。実行
装置１６からのアドレスバス（ＡＷＡ）はラッ千〇０ｄ
内に送られ、順番にその出力を書き込みアドレスデコー
ダ８４へ送る．書き込みアドレスデコーダ８４は、汎用
レジスター　（ＧＰＲ）４　６　’のＡアドレス入力、
実行一時レジスター５２′、そしてメモリ一一時レジス
ター５０′へと送られる１６ビット出力を作成する．こ
のように、実行装置ｌ６により送られたアドレスは三グ
ループのレジスター４６′、５２′５０’内の１６レジ
スターのどれか、アクセスされるものを制御する．しか
し、書き込み可能なレジスターのグループを選択するた
めに、書き込みイネープル信号（Ａ４ＥＮ１．ＡＷＥ！
Ｎ３．　　＾１４ＢＮ４）がラッチ８０ｃ，８０ｅ，そ
して８０ｆへと送られる．これらのラッチは順番に汎用
レジスター（ＧＰＲ）４６’のＡイネーブル入力、メモ
リ一一時レジスター５０′、そして実行一時レジスター
５２′に接続される。指示されたアドレスおよびレジス
ターにおいて書き込まれるべきデータ（ＡＷＤ）は実行
装置ｌ６からラッチ８０ａに送られる．そのラッチ８０
ａの出力は、汎用レジスター（ＧＰＲ）４６’のＡデー
タ入力、実行一時レジスター５２′、そしてメモリー一
時レジスター５０′に接続される．レジスター４４′の
Ａイネーブル入力上の出力信号は、Ａアドレス入力で指
示されたレジスター内に格納されているＡデータ入力に
存在するデータとなる． 第１図の実行一時レジスター５２及びメモリ一一時レジ
スター５０は３６ビットインクレメントにおいてのみア
ドレス指定可能となるが、第１図の汎用レジスター（Ｇ
ＰＲ）４６は９ビットインクレメントにおいてアドレス
指定可能となることに留意すべきである。（又第２図の
自己刻時レジスター集積回路（ＳＴＲＥＧ　　Ｉ　Ｇ）
４４　’のいずれかが第１図の各レジスターの半分を包
含している。）ＶＡＸの命令セットは第１図の汎用レジ
スター（ＧＰＲ）４６の下位ワードのバイトへの書き込
みを可能にする。この個々のバイトアドレス指定可能性
を与えるために、ラッ千８０ｂは実行装置１６からバイ
ト選択信号（ＡＢＳ）を受ける．バイト選択信号（ＡＢ
Ｓ）はＡＷＥＮ１と組み合わされて、どのバイトが書き
込まれるべきかを選択する．ラッチｓｏｂ，ａｏｃの出
力はバイトイネーブル論理回路８６に送られる。バイト
イネーブル回路８６は汎用レジスター（ＧＰＲ）４６′
の上方及び下方バイトのＡイネーブル入力に接続された
二つの出力を備えている。バイトイネーブル回路８６の
真理値表が次に示されている。

書込イトプル信号　バイト選択信号　汎用レジスター（
ＡＷＥＮＩ）　　　　（ＡＢＳ）　　　　　（ＧＰＲ）
０　　　　　　　０　　　　　　なし ０　　　　　　　１　　　　　　なし １　　　　　　　　０　　　　　　　ｓ：ｏ１　　　　
　　　　１　　　　　　１７：０汎用レジス・ター（Ｇ
ＰＲ）４６’内の各ワードの下方９ビットにアクセスす
ることが、ＶＡＸの命令セットにおける移動バイト命令
の時に必要である．この命令はデータのバイトをメモリ
ーから第１図の汎用レジスター（ＧＰＲ）４６内に移動
させることが出来る． 命令装置ｌ４からの出力はランチ８０ｇから８０ｋに送
られる．そのラッチ８０ｇは書き込みデータ（ＢＷＤ）
を受け取り、それを汎用レジスターＣＧＰＲ＞４６’の
Ｂ入カへ、そしてソースリストレジスター４８′のＡ入
カへ送る．ラッチ８０ｌ及び８０ｋは命令装置１４の二
つの独立したアクセス可能アドレスバス上のアドレス（
ＢＷＡＩ、ＢＷＡ２）を受け、そしてこれらのアドレス
をそれぞれ書き込みアドレスデコーダａａａ，ｓｓｂへ
送る．書き込みアドレスデコーダ８８ａ、８８ｂは構成
において書き込みアドレスデコーダ８４と同様であり、
動作も実質的にそれと同じである。

書き込みアドレスデコーダ８８ａの出力は直接汎用レジ
スター（ＧＰＲ）４６’のＢアドレス入力に送られる．
汎用レジスター（ＧＰＲ）４６’のＢイネーブ，ル入力
は両方、ラッチ８０ｈの出力に接続されており、このテ
ッ千８０ｈは命令装置１４から書き込みイネーブル信号
（ＢＷＥＮＩ）を受ける。

同様に、書き込みアドレスデコーダ８８ｂはソースリス
ト４８のＡアドレス入力に接続された出力を有する．ソ
ースリスト４８のＡイネーブル入力はうッ千８０ｊの出
力に接続されており、このラッチ８０Ｊは又命令装置１
４からの書き込みイネーブル入力（ＢＷＥＮ２）を受け
る。

ラッチ８０ｍ！から８０ｑはメモリーアクセス装置ｌ２
からの出力を受ける。メモリーアクセス装置バスは７２
ビット幅であるので、全データを格納するために二つの
順次レジスターアドレスに二つの書き込み操作を行なう
必要がある。従って、７２ビット幅のバスは二つの３６
ビットバス（ＣＷＤ１、ＣＷＤ２）に分割され、ラッチ
８０ｐ，ａｏｑに送られる。ラッチｓｏｐ，８０ｑの出
力はソースリストレジスター４８′のＢ入力及びメモリ
一一時レジスター５０′に送られる．ラッチ８０ｍはメ
モリーアクセス装置ｌ２から書き込みアドレス（ＣＷＡ
）を受け、それを書き込みアドレスデコーダ９０へ送る
。“書込み場所２イネーブル信号（ＣＷＤ２ＥＮ）　　
”はメモリーアクセス装置１２からラフチ８０ｎへ送ら
れ、そして又書き込みアドレスデコーダ９０の入力とし
て送られる．ＣＷＤ２ＥＮが出力されない時、書き込み
アドレスデコーダ９０はレジスターイネーブル信号をソ
ースアドレスレジスター４８′のＢアドレス入力、そし
てメモリー一時レジスター５０′へ送る．ＣＷ０２２Ｎ
が出力されたとき、書き込みアドレスデコーダ９０は追
加的に次の順次アドレスをソースリスト４８′のＢアド
レス入力、そしてメモリ一一時レジスター５０′へ送る
．これはソースリストのＢアドレス入力、及びメモリ一
一時レジスターへの配線配置を物理的に交替することに
より完了される。例えば、書き込みアドレスデコーダ９
０のビント１５は、ある位置により増加された残留１５
ビットを有する位置０に交替される． 書き込みイネーブル信号（Ｃ　Ｗ　Ｅ　Ｎ　２　、ＣＷ
ＥＮ３）はメモリーアクセス装置１２からラッチ８０１
及び８０ｏへ送られる。ラッチ８０１、８０ｏは、順番
に、それぞれソースリスト４８′のＢイネープル入力、
及びメモリ一一時レジスター５２′に接続される．これ
らの入力は、メモリーアクセス装置１２がデータをソー
スリスト４８′内のレジスター内に、あるいはメモリ一
一時レジスター５０′内に格納されるかを制御する。例
えば、ＣＷＥＮ２が出力されれば、ロングワードがソー
スリスト４８′内に格納されるが、もしＣＷＥＮ３がメ
モリーアクセス装置１２により出力されるならば、メモ
リー一時レジスター５０はアクセスされる。

実行装置１６に自己刻時レジスター（ＳＴＲｆ！Ｇ）４
４を読み込ませるために、レジスターの各グループのＡ
データ出力がマルチプレクサー（ＭＶＸ）５４に送られ
る。同様に、レジスターの各グループのＢデータ出力は
マルチプレクサー（ＭＶＸ）５６へ送られる。よって、
マルチプレクサー５４の選択線は、ラッチ８２ａｉ介し
て実行装置１６からＡ読み取りアドレス線（ＡＲＡ）に
よって制御される．同様に、マルチブレクサ−５６の選
択線は、ラッチ８２ｂを介して実行装置１６からＢ読み
取りアドレスＷ（ＢＲＡ）によって制御される。

このように、何時でも、実行装置１６は、レジスターの
いずれかのグループからＢデータ出力の一つ及びレジス
ターのいずれかのグループからＡデータ出力の一つを読
み取ることができるが、このＡ及びＢデ゜一夕出力は同
一レジスターからのものでもよい．例えば、同一アドレ
スは、同一レジスターを読み取り、そして同一出力を作
成する両マルチプレクサ−５４、５６となる両マルチプ
レクサー５４、５６の選択線に送られる．さらに、４レ
ジスターグループのいずれか一つのうちのいずれか二つ
のレジスターは、二つのマルチプレクサー５４、５６の
出力において同時に読み取られる。

第３図において、自己刻時レジスター４４の単一ビット
用の回路の詳細機能図が示されている．これは機能図の
みであり、レジスター４４の単一ビットの動作を説明す
る目的のために示されていることに留意すべきであゐ．
実際の回路の所望の構成はさらに、第６図、第７図、そ
して第８図と関連させて以下に詳細に述べられている．
第３図において、８０ａから８０ｑまでのランチが集合
的に単一ラッチ９２として示されている．第３図に示さ
れている実際のビットは、レジスターグループの一つの
１６レジスターの一つのビット番号４である． ＡＯからＡ３までのアドレス線がラッチ９２の出力に有
り、一対のＮＯＲゲート９４、９６へ送？れる事が分か
る．そのＮＯＲゲート９４、９６は又、６番目の入力と
同様に書き込みイネーブルＡ及びＢ入力をそれぞれ受け
る．この６番目入力は、内部発生自己刻時レジスター（
ＳＴＲＥＧ）クロックバルス（Ｗｅ−ｔ−）であり、レ
ジスター４４の書き込み操作を制御する．従って、ＮＯ
Ｒゲート９４、９６の出力は、全入力が表明される時に
のみ出力される．例えば、ＮＯＲゲート９４は、ビソト
４がアドレスバスによって選択される時のみ出力され、
そして書き込みイネーブルＡｖＡは“低”となり、そし
てＷ■．は“低”レベルでパルス出力される． ＮＯＲゲート９４、９６のいずれかにより送られた出力
信号はＯＲゲート９８を通過してラッチ１００のクロソ
ク入力に伝送される．ＮＯＲゲート９４、９６の出力は
又ＡＮＤゲート１０２、１０４の人力にそれぞれ送られ
る．ＡＮＤゲート１０２、１０４、それぞれへの第２の
入力はＡ及びＢデータ入力線である．Ａ及びＢデータ線
は差動増幅器１０６及び１０８を通じて送られ、これ？
の線上に存在する雑音を低減する．それゆえに、ＮＯＲ
ゲート９４、９６の出力がＡデータ入力線上、あるいは
Ｂデータ線上のデータのいずれかをＯＲゲート１１０へ
伝送するようにＡＮＤゲート１０２、１０４をイネーブ
ル状態にする事が分かる．そのＯＲゲート１１０は順番
に、ラッチ１００のデータ入力へデータ信号を伝送する
．ランチ１００の出力は一対のＡＮＤゲート１１２、１
１４の一つの入力に接続される．ＡＮＤゲート１１２、
１１４への第二入力は、マルチプレクサ−５４及び５６
の対応するＡ及びＢ読み取りアドレス（ＡＲＡＳＢＲＡ
）線に接続される。事実、ＡＮＤゲート１１２、１１４
はマルチプレクサー５４、及び５６の部分を形成する．
ラッチ１００に存在するデータが、それぞれ出力されて
いるＡＲＡ及びＢＲＡ線に応じてＡＮＤゲート１１２、
１１４を通じて伝送されるのが望ましい．第４図及び第
５図において並行的に、書き込みパルス信号Ｗ■、．を
発生する論理回路が、論理回路内で識別される場所での
代表波形で示されている．システムクロックＥＷＣ　Ｌ
　Ｋ　Ｈ及びシステムクロックＥＷＣＬＫＬの反転はＡ
ＮＤゲート１１６の人力へ伝送される．反転システムク
ロックＥＷＣ　Ｌ　Ｋ　Ｌは、付属否定回路を通じて伝
送され、故に、ＡＮＤゲート１１６はこれらの線上の雑
音を低減するように働＜．ＡＮＤゲート１１６の出力は
、遅延回路１１８へ伝送され、そこで、その入力と同じ
出力ＷＣＬＫＩＣを提供するが、第５図に示されるよう
に時間Ｄ１が遅延される。その時間Ｄ１は、例えば約０
．３ナノ秒であり、所望のレジスター場所９２にデータ
を書き込む前に、データやアドレスが存在し、且つその
入力ラツチ９２内で安定であることを保証する．この遅
延信号ＷＣＬＫＩＣは、１１個の一連の否定回路１２０
を通じて伝送され、それにより、第５図に示されるよう
に第２遅延Ｄ２が作成される．この遅延Ｄ２は、例えば
、約１．５ナノ秒となる．このように、１１個の否定回
路１２０の出力は、その入力、ＷＣＬＫＩＣと比較され
る時、時間Ｄ２により反転され、遅延される．二つの信
号ＷＣＬＫＩＣ及？ＡはＮＯＲゲート１２２内で組み合
わされ、そのようにして、持続時間Ｄ２のパルスを有す
る波形が作成され、システムクロックＥＷＣ　Ｌ　Ｋ　
Ｈの立下り縁から時間Ｄ１だけ遅延される。このパルス
信号は最終否定回路１２４を通じて伝送され、最終書き
込みパルス信号Ｗ■．を作成する。時間Ｄ２はレジスタ
ーラッチ１００のセットアップ及び保持時間の要件を十
分に満たすものである．８０ａから８０ｑまでのラッチ
はＥＷＣＬＫＨの出力遷移時のみロードされ、そしてＡ
ＮＤゲート１０２、１０４はデータ入力をＷ　ｐ　ｕ　
ｉ　ｓの非出力部のみの期間、ラッチ１００へ伝送する
事が分かる．このように、自己刻時レジスター（ＳＴＲ
ＥＧ）４４へ送られる信号の伝達時間よりも大きい期間
となるように時間ＤＩを選択することにより、データ及
びアドレスがＷｓｔｏｔｓの始めにおいて安定している
ことが保証される．同様に、システムクロックバルスＥ
ＷＣ　Ｌ　Ｋ　Ｈの残りよりも短かい期間のものにする
ように、時間Ｄ２を選択することにより、データ及びア
ドレスがＷｐｕＬ■の全てを通じて安定していることが
保証される。

第６図において、第３図の機能図の装置の電気回路図が
示されている。第３図の機能図は説明するためのもので
、第６図に示されている素子に直接一対一対応していな
いことに注意すべきである．しかし、これら二つの間に
は機能的同等性がある．例えば、１２６で示されている
点線内の素子はＡＮＤゲー｝１０２及び差動増幅器１０
６に対応している．トランジスター１２８、１３０は並
列に接続されており、差動増幅器１０６に対応している
。トランジスタ１２８、１３０のベースへの制御入力は
、図示された例では、第４データピット及び反転された
第４データビットにそれぞれ接続されている。よって、
トランジスター１２８、１３０のうち一つだけが何時で
もバイアスされている。例えば、もしデータビット４が
出力されるならば、その時トランジスター１２８は″Ｏ
Ｎ”にバイアスされ、そして反転データビット４が必然
的にトランジスター１３０を”ＯＦＦ”にバイアスする
。トランジスター１２８、１３０のコレクターは、それ
ぞれ抵抗１３２、１３４、及びトランジスター１３６を
通じて電源電圧Ｖ　ｃｃへ接続される。

トランジスター１２８、１３０の並列の組み合わせと直
列に接続されたトランジスター１３８が゜ＡＮＤゲート
１０２を形成する．トランジスター１３８のベースがＮ
ＯＲゲート９４からその制御入力を受ける。ＮＯＲゲー
ト９４の出力は、非出力時−２．　１ボルト、出力時約
−１．　６ボルトと、その間を振動し、それにより、ト
ランジスター１３８が“ＯＦＦ”あるいは“ＯＮ”にそ
れぞれバイアスされるように制御する．トランジスター
１３８のエミッタは電流源１４０に接続されている。電
流源１４０は、抵抗器１４４と直列に接続されているト
ランジスター１４２を含む。トランジスター１４２のベ
ースは調整電圧ｖ．．。に接続され、電流レギュレータ
ー１４０抵抗器１４４を通じて、一定電流を維持する． ＡＮＤゲート１０４及び差動増幅器１０８は点線１４６
で囲まれた素子により示される．点線１４６内の素子の
結線は、点線１２６内のものとほとんど同じである。一
対のトランジスター１４８、１５０は並列に接続され、
データ人力Ｂバスと関連する４番目のデータ入力からの
制御入力を受ける．トランジスター１４８、１５０のコ
レクターはトランジスター１２８、１３０のそれぞれの
コレクターに接続されている。トランジスター１４８、
１５０のエミッタは共に接続され、トランジスター１５
２を通じて電流源１４０に接続されている。

トランジスター１５２はＮＯＲゲート９６がらそのベー
スにおける制御入力を受ける。ＮＯＲゲート９６は出力
を備え、非出力時−１．　６ボルト、出力時−２．１ボ
ルトとの間を振動する．ランチｌ００は点線１５４で囲
まれた素子に対応する．一対のトランジスター１５６、
１５８は並列に接続され、それらのエミッタは共にトラ
ンジスター１６０を通じて電流レギュレーター１４０内
に接続されている．トランジスター１６０は一定調整電
圧Ｖｒのそのベースにおいて制御入力を受ける．１Ｍ整
電圧は約−１．８５ボルトであり、トランジスター１３
８、１５２への入力の電圧振動の中間レベルにほとんど
対応する．フィードバックが、トランジスター１２８、
１４８、１３０、１５０のコレクターのそれぞれに接続
されているトランジスター１５６、１５８のコレクター
によって行なわれ、トランジスター１５６、１５８のベ
ースへの制御入力はトランジスター１３０、１５０，１
２８、１４８のそれぞれ対向するコレクターに接続され
ている．このフィードバックは保持機能のために提供さ
れる． ラッチ１００の書き込み動作について説明する．ラッチ
１００が書き込まれていない時、トランジスター１３８
、１５２へのＸ及びＹの入力は両方とも非出力状態とさ
れている．結果として、トランジスター１６０は調整電
圧Ｖｒによりバイアスされ、′ＯＮ′″となる。電流は
電源■。がらトランジスター１３６を通じて、抵抗器１
３４及びトランジスター１５８あるいは抵抗器１３２及
びトランジスター１５６の並列分岐の一方を通じて、ト
ランジスター１６０及び電流源１４０へと流れる。どち
らの電流通路が取られるかはＡＮＤゲート１２６、１４
６の前の状態により決定される。

例えば、データ人力Ａと対応付けられた第４データピッ
トがラッチ１００への最も新しく書き込まれたデータで
あり、そしてその時に表明されたと仮定する．すると、
書き込みが発生したとき、トランジスター１３８内への
Ｘ入力は、−１．６ボルトレベルで出力され、それによ
って、トランジスター１３８を″ＯＮ”に、そしてトラ
ンジスター１２８を“ＯＦＦ”にバイアスする。同様に
、トランジスター１２８へのＡ４人力も又、トランジス
ターをバイアスし″ＯＮ”状態にする。トランジスター
１３０への反転入力は、必然的にそれをバイアスし“Ｏ
ＦＦ”とする．故に、電流は、電源Ｖ　ｃｃからトラン
ジスター１３６、抵抗器１３２、トランジスター１２８
、トランジスター１３８を通じて電流源１４０に流れる
．よって、トランジスター１５６のベースに加えられた
電圧は“高”で有り、それによりトランジスター１５６
は、″ＯＮ″″状態にバイアスされる．逆に言えば、ト
？ンジスター１５８のベースにかかる電圧が“低”であ
れば、トランジスター１５８は“ＯＦＦ″状態にバイア
スされる。書き込みパルス信号Ｗ■．の終わりに、信号
Ｘがその非出力状態に復帰し、それによりトランジスタ
ー１３８を“ＯＦＦ”トランジスター１６０を“ＯＮ”
状態にバイアスし、ラッチングを発生させる．電流通路
は、電源Ｖｃｃ１トランジスター１３６、抵抗器１３２
、トランジスター１５６、トランジスター１６０及び電
流源１４０を含むことが分かる。トランジスタ−１５６
のコレクターは出力されなく、トランジスター１５８の
コレクターが出力される。Ａデータパスに対応付けられ
た第４データピットの値は反転された状態でラッチ１０
０内に格納され、電源Ｖ　ｃｃが無停止であるかぎり、
あるいは次の書き込みが発生するまで格納され続ける。

ＯＲゲート１１０の機能はトランジスター１３８、１５
２、１６０のエミッタを接続することにより完了される
．同様にＯＲゲート９８も同じ接続をする．Ｘ及びＹ入
力信号の電圧レベルはトランジスター１６０を”ＯＦＦ
”の状態にバイアスするのに十分なものであり、それに
よりトランジスター１５６及び１５８の状態が交互にな
るようにクロック人力として働《． 次にデータ人力Ｂに関連する第４データピットが書き込
まれ、そしてその値が出力されない時のラソチ１００の
動作について考える．この時、ラッチ１００の状態は反
転されていなければならない。Ｂ４の反転値は“高”で
あり、トランジスター１５０は″ＯＮ″状態にバイアス
される．“低”となる書き込みパルスＷｐｍＬｓと並行
に、トランジスター１５２へ送られた信号Ｙが、出力さ
れ、トランジスター１５２は″ＯＮ”状態にバイアスさ
れる．故に、以前に出力されているトランジスター１５
０のコレクターは、トランジスター１３６、抵抗器１３
４、トランジスター１５０、トランジスター１５２そし
て電流レギュレーター１４０を通じてシステム電圧ｖｃ
ｃから電流通路により、現在“低”に落される．同時に
、トランジスター１６０も又、出力されているＹ信号に
より“ＯＦＦ”にバイアスされる。よって、以前に“低
゜であったトランジスター１５６のコレクターの信号が
、今、出力されている。この信号はトランジスター１５
８を″ＯＮ”状態にバイアスし、書き込みパルス信号Ｗ
ｐｕｔｓの終わりに、トランジスター１５２は“ＯＦＦ
″にバイアスされ、調整電圧ｖＲがトランジスター１６
０を“ＯＮ”状態にバイアスさせ、トランジスター１３
６、抵抗器１３４、トランジスター１５８、トランジス
ター１６０、そしテ電流レギュレーター１４０を通じて
、システム電圧Ｖ　ｃｃからの電流通路を提供する．ト
ランジスター１５６及び１５８のコレクターの電圧レベ
ルが適切に反転され、そしてシステム電圧Ｖ　ｃｃが無
停止であるか、あるいはデータビットＡ４　、Ｂ．が出
力され、ラソチ１００内に書き込まれる時までこの状態
に留まる． 自己刻時レジスターファイル４４は二重読み取りタイプ
のもので、二つの読み取り動作が同時に可能である。二
つの読み取り動作が同一レジスターへアクセスすること
でさえ可能である．第３図に示されたＡＮＤゲート１１
２、１１４はそれぞれ第１図、第２図のマルチブレクサ
ーに対応し、それぞれ点線１６２、１７０に囲まれた素
子として第６図に示されている．ＡＮＤゲート１６２は
、並列に接続されたトランジスター１６４、１６６を含
み、それらのエミッタは共に接続されトランジスター１
６８に通じている．トランジスター１６４のコレクター
はシステム電圧■ｃｃに接続されており、トランジスタ
ー１６６のコレクターは出力信号を提供し、第７図に関
連して説明される共通プルアップ抵抗器を通じて接続さ
れている。

トランジスター１６４、１６６のベースに加えられる制
御電圧はそれぞれランチ１００のトランジスター１５８
、１５６のコレクターに接続される．故に、ラッチ１０
０に格納された値はトランジスター１６４、１６６を補
足的にバイアスするように働き、それにより、トランジ
スター１６８がバイアスされ“ＯＮ”状態となる時、電
流はトランジスター１６４あるいはトランジスター１６
６のいずれかを通じて流れる．もしラッチ１００に格納
された反転値がゼロであるならば、トランジスター１６
６は“ＯＦＦ　”にバイアスされ、プルアップ抵抗器が
ＡＮＤゲート１１２の出力において出力信号を提供する
．ＡＮＤゲートはラッチ上にデータを格納するだけでな
く、格納されたデータ゛をオリジナルデータ入力に対応
するものに反転する。逆に、もしラッチ１００に格納さ
れた値が一つであるならば、そのトランジスター１６６
は“ＯＮ“状態にバイアスされ、プルアップ抵抗器、ト
ランジスター１６６、そしてトランジスター１６８を通
じてアースへと電流通路を提供する。

その出力信号は“低”の出力値に落される．ＡＮＤゲー
ト１１４は構造においてＡＮＤゲートｌ１２と同様であ
り、点線１７０で囲まれて示されている．ＡＮＤゲート
１１４は一対の並列に接続されたトランジスター１７２
、１７４を含み、そのエミッタは共に接続されトランジ
スター１７６へと通じている．トランジスター１７２、
１７４のコレクターは、それぞれシステム電圧■。、及
びＡＮＤゲート１１２のような出力ラインに接続されて
いる．トランジスター１７２、１７４は、それらの各ベ
ース内に、トランジスター１５８、１５６のコレクター
からの入力を受ける。ＡＮＤゲート１ｌ２と１１４間の
唯一の違いは、イネーブルトランジスター１６８、１７
６のベースへ加えられるイネーブル信号内にある。トラ
ンジスタ−１６８は、ラッチ８２Ａ内に含まれ、且つ実
行装置ｌ６により提供されたＡ読み取りアドレスからそ
れのイネーブル信号を受け取り、そこで、ＡＮＤゲーＦ
−　１　１　４はそのイネーブル信号をラッチ８２Ｂ内
に含まれ、且つ実行装２１６により提供されたＢ読み取
りアドレスから受け取る。

二つのレジスターを並行に読み取り可能であることに留
意すべきである．マルチブレクサ−５４、５６はデータ
を別々に提供する．故に、何時でも、いずれかのグルー
プ内に含まれる１６個のレジスターについて、一つのレ
ジスターだけがＡ読み取りアドレスにより読み取られる
．これはＢ読み取りアドレスについても同様である．そ
れゆえに、１６個のレジスターからなる１グループ内の
共通ビットの全てに対して単一プルアップ抵抗器、電流
源を提供することはシステムにとって望ましい．例えば
、第６図に示された第４データビフトＣよ、そのグルー
プの他の残りの１５個のレジスターの１５個の残りの第
４データ出力と共に、同じプルアップ抵抗器及び電流源
に接続されている．これはＢ及びＡ両方の読み取りアド
レスに対しても変わらない．全共通データピットは共通
プルアップ抵抗器を備えている。

第７図において、共通プルアップ抵抗器、及び電流源が
示されている。プルアップ抵抗器１７８は、その一端が
システム電圧Ｖ　ｃｃに、そしてその他端がトランジス
ター１６６及び１８０のコレクターに接続されている．
トランジスター１８０のベースは、約一１．８５ボルト
の値を有する調整電圧Ｖｒに接続されている．トランジ
スター１８０のエミッタはトランジスター１６８のエミ
ッタ、そして共通電流源１８２に接続されている．電流
源１８２はトランジスター１８４を含み、そのべ一スは
調整電圧ｖｌｋ。により制御される、そしてそのエミッ
タは抵抗器１８６を通じて■。，に接続されている． プルアップ抵抗器１７８及び電流源１８２の動作につい
て説明する．ラッチ１００内に格納された値がゼロの時
、トランジスター１６６は′″ＯＦＦ”にバイアスされ
、トランジスター１６４は“ＯＮ”にバイアスされる．
Ａ読み取りアドレス信号トランジスター１６８を“ＯＮ
″にバイアスし、それによって、電流をシステム電圧Ｖ
　ｃｃからトランジスター１６４、１６８、を通じて、
電流源１８２内に流す．それゆえに、プルアップ抵抗器
１７８及びトランジスター１８０が効果的にバイアスさ
れる．電流が抵抗器１７８内に流れないので、そこには
プルアップ抵抗器１７Ｂを横切る電圧降下が生じな《、
そしてｏｕ’ｒｉの出力電圧はシステム電圧■。となる
．逆に、もしラッチ１００内に格納された値が一つなら
ば、その時トランジスター１６６が”ＯＮ”状態にバイ
アスされ、そしてトランジスター１６４が″ＯＦＦ″状
態にバイアスされる。それゆえに、Ａ読み取りアドレス
信号が出力されると、電流通路が、Ｖ　ｃｃからプルア
ップ抵抗器１７８、トランジスター１６６、トランジス
ター１６８、そして電源１８２を通じて形成される．故
に、ＯＵＴＩでの電圧レベルは“低”である。

ＡＮＤゲート１ｌ４に関連付けられたプルアップ抵抗器
及び電流源は、前述されたものと実質的に同じであり、
調整電圧■，及び電流源１９２によって制御されるトラ
ンジスター１９０に接続されたプルアップ抵抗器１８８
を含む。電流源１９２は、抵抗器１９６に直列に接続さ
れ、そして調整電圧■■６によってそのベースで制御さ
れるトランジスター１９４を含む。プルアップ抵抗器１
８８及びトランジスター１９０の結合点は又、トランジ
スター１７４のコレクターに接続され、トランジスター
１９０及び電流源１９２も又、トランジスター　１７６
のエミソタに接続されている。

レジスターグループ内゜の各レジスターの動作の独占性
のため、部品の節約が、マルチプレクサー５４、５６の
それぞれに対して単一プルアップ抵抗器及び電流源の使
用により実現できる．第８図において、共通プルアップ
抵抗器、電流源、及びレジスター間の関係の機能図が示
されている。メモリ一一時レジスター５０′の１６個の
１８ビットレジスターが説明のためのみに示されている
。

３組の残留レジスターの結線は実質的に同じで、不必要
な反復を避けるためにここに示されていない事が分かる
．故に、１７８ａから１７８１迄の１８個のプルアップ
抵抗器がそれぞれＯから１７迄の共通データピットに接
続されている．同様に、１８２ａから１８２１迄の１８
の電流源が又それぞれ０から１７までの共通データピッ
トに接続されている．ゆえに、１６レジスター内の共通
データピットのどれかが読み取られると、電流が対応す
る１７８ａから１７８ｊ迄のプルアップ抵抗器及び１８
２ａから１８２１迄の電流源を通じて流れる事が分かる
．

【図面の簡単な説明】

第１図はコンピュータシステムのブロック図、第２図は
自己刻時レジスターを構成する集積回路の詳細なブロッ
ク図、第３図は自己刻時レジスターの単一ビットの詳細
な機能図、第４図は自己刻時クロック信号を作成する制
御回路の論理図、第５図は第４図の論理図上の選択され
たテストポイントに応じた一連の電気波形を示す図、第
６図は第３図の機能図における装置の電気回路図、第７
図は自己刻時レジスターの個々のビットのための共通電
流源．及びプルアップ抵抗の電気回路図、そして第８図
は共通プルアップ抵抗、電流源、及びレジスター間の関
係を示す機能図である。 ｌＯ・・・・・・主メモリー　１２・・・・・・メモリ
ーアクセス装置、１４・・・・・・命令装置、１６・・
・・・・実行装置、１８・・・・・・主キャッシュメモ
リー、２０・・・・・・翻訳バッファ、２２・・・・・
・プログラムカウンター、２６・・・・・・命令バッフ
ァ（Ｉバッファ）、２８・・・・・・命令デコーダ、３
０・・・・・・オペランド処理装置｛Ｏ　Ｐ　Ｕ）、３
６・・・・・・マイクロコード実行装置、３８・・・・
・・演算論理装置（ＡＬＵ）、４０・・・・・・リタイ
ヤ装置、４２・・・・・・命令発行装置、４４・・・・
・・自己犯｝時レジスターファイル（ＳＴＲＥＧ）：　
４　４　′・・・・・・自己刻時レジスターファイル（
ＳＴＲＥＧ）　、集積回路（ＩＣ）、４６・・・・・・
汎用レジスター（ＧＰＲｓ）、４８・・・・・・ソース
リスト、５０・・・・・・メモリー一時レジスター　５
２・・・・・・実行一時レジスター、５４、５６・・・
・・・マルチプレクサー、５８、６０、６２、６４、６
６、６８、７　０　・−・−伝送ゲート、８０ａから８
０（１，９２、１００・・・・・・ラッチ、８４、ｓａ
ａ，ｓ８ｂ・・・・・・書き込みアドレスデコーダ、８
　６−・・・・・バイトイネーブル論理回路、９０・・
・・・・書き込みアドレスデコーダ、９４、９６、１２
２・・・・・・ＮＯＲゲート、１０２、１０４、１１２
、１１４、１１６、１２６、１４６・・・・・・ＡＮＤ
ゲート、１０６、１　０　８　−−−−−−差動増幅器
、１１０・・・・・・ＯＲゲート、１１８・・・・・・
遅延回路、ｌ２４・・・・・・反転回路（否定）、１２
８、１３０，１３６、１３Ｂ、１４２、１４８、１５０
、１５２、１５６、１５８、１６０，１６４、１６６、
１６８、１７２、１７４、１７６・・・・・・トランジ
スター　１３２、１３４、１４４・・・・・・抵抗器、
１４０、１８２・・・・・・電圧源、１８４、１９２・
・・・・・電流源　（電流レギエレータ８・・・・・・
プルアップ抵抗器。

Claims (1)

1. 【特許請求の範囲】 １、デジタルコンピュータの自己刻時レジスターファイ
   ルであって、前記デジタルコンピュータシステムの作動
   は予め設定されたパルス幅及び周波数を有するシステム
   クロック信号と通常同期しており、データ、アドレス及
   び前記システムクロック信号が前記レジスターファイル
   に与えられる自己刻時レジスターファイルが、 別の半導体チップ上に構成され、レジスターファイル半
   導体チップの外部の離れた場所から前記データ、アドレ
   ス、そしてシステムクロック信号を受け取る前記レジス
   ターファイル、データ及びアドレス信号を受け取り、シ
   ステムクロック信号の受信に応じてデータ及びアドレス
   信号を一時的に格納する手段、 第一及び第二設定持続時間の組み合わせはシステムクロ
   ック信号の期間よりも短かく、そして第二設定持続時間
   のための前記システムクロックパルス信号の受信に応じ
   て第一設定持続時間のパルス幅を有する内部クロック信
   号を発生する手段、及び 前記内部クロック信号の受信に応じて一時的に格納され
   たアドレス信号により選択されたレジスター内に一時的
   に格納されたデータ信号をロードする手段を有すること
   を特徴とする自己刻時レジスターファイル。 ２、前記一時格納手段がシステムクロック信号に接続さ
   れたクロック入力を有する一組のラッチを含むことを特
   徴とする請求項１に記載の自己刻時レジスターファイル
   。 ３、前記レジスターファイルが、複数の多重ビットレジ
   スター及び前記複数の多重ビットレジスターのどれかを
   読み取るための出力手段を含み、この出力手段が、第一
   共通プルアップ抵抗器及び電流源を通じて電力源に接続
   されている複数の前記多重ビットレジスターの全共通ビ
   ットを含むことを特徴とする請求項１に記載の自己刻時
   レジスターファイル。 ４、複数の前記多重ビットレジスターのどれかを読み取
   るための第二出力手段を含み、前記出力手段は前記第一
   共通プルアップ抵抗器及び電流源から離れた第二共通プ
   ルアップ抵抗器及び電流源を通じて電力源に接続されて
   いる複数の前記多重ビットレジスターの全共通ビットを
   含むことを特徴とする請求項３に記載の自己刻時レジス
   ターファイル。 ５、複数の多重ビットレジスター、複数の前記多重ビッ
   トビットレジスターのどれかにデータを格納する入力手
   段、及び複数の前記多重ビットレジスターの少なくとも
   一つを読み取るための出力手段を備えた自己刻時レジス
   ターファイルにおいて、このファイルが、 データ及びアドレス信号を受信し、システムクロック信
   号の受信に応じてデータ及びアドレス信号を一時的に格
   納する手段、第一及び第二設定持続時間の組み合わせは
   システムクロック信号の期間よりも小さく、そして第二
   設定持続時間のための前記システムクロック信号の受信
   に応じて第一設定持続時間のための内部クロック信号を
   発生する手段、及び前記内部クロック信号の受信に応じ
   て一時的に格納されたアドレス信号により選択されたレ
   ジスター内に一時的に格納されたデータ信号をロードす
   る手段を備え、 前記出力手段が、第一共通プルアップ抵抗器及び電流源
   を通じて電力源に接続されている複数の前記多重ビット
   レジスターの全共通ビットを含むことを特徴とする自己
   刻時レジスターファイル。 ６、前記出力手段は、前記多重ビットレジスターのどれ
   か二つを読み取り、その出力手段は前記第一共通プルア
   ップ抵抗器及び電流源から離れた第二共通プルアップ抵
   抗器及び電流源を通じて電力源に接続されている複数の
   前記多重ビットレジスターの全共通ビットを含むことを
   特徴とする請求項５に記載の自己刻時レジスターファイ
   ル。 ７、前記一時格納手段が、システムクロック信号に接続
   されたクロック入力を有する一組のラッチを含むことを
   特徴とする請求項５に記載の自己刻時レジスターファイ
   ル。 ８、前記出力手段が、前記多重ビットレジスターのどれ
   か二つを読み取り、その出力手段は前記第一共通プルア
   ップ抵抗器及び電流源から離れた第二共通プルアップ抵
   抗器及び電流源を通じて電力源に接続されている複数の
   前記多重ビットレジスターの全共通ビットを含むことを
   特徴とする請求項７に記載の自己刻時レジスターファイ
   ル。 ９、複数の多重ビットレジスター、複数の前記多重ビッ
   トレジスターの少なくとも一つを読み取るための出力手
   段から成る自己刻時レジスターファイルにおいて、前記
   出力手段は複数の前記多重ビットレジスターの全共通ビ
   ットを電力源に接続することを特徴とする自己刻時レジ
   スターファイル。 １０、複数の多重ビットレジスターの全共通ビットは前
   記第一共通プルアップ抵抗器及び電流源からは離れた第
   二共通プルアップ抵抗器及び電流源を通じて電力源に接
   続されていることを特徴とする請求項９に記載の自己刻
   時レジスターファイル。