JPH01166236A - データ・ブロツク・アクセス制御方法 - Google Patents
データ・ブロツク・アクセス制御方法Info
- Publication number
- JPH01166236A JPH01166236A JP63290373A JP29037388A JPH01166236A JP H01166236 A JPH01166236 A JP H01166236A JP 63290373 A JP63290373 A JP 63290373A JP 29037388 A JP29037388 A JP 29037388A JP H01166236 A JPH01166236 A JP H01166236A
- Authority
- JP
- Japan
- Prior art keywords
- access
- transaction
- data
- lock
- data block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
- G06F12/1475—Key-lock mechanism in a virtual system, e.g. with translation means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はデータ処理に関し、さらに具体的には、保護さ
れたメモリに対するアクセスの制御に関するも省である
。
れたメモリに対するアクセスの制御に関するも省である
。
Ｂ、従来技術
現在のデータ処理の適用業務では、幾つかのタスクが同
時に実行されることが必要である。これらのタスクは、
データ処理システム内のデータ・メモリに対する読取り
及び書込みアクセスを必要とする。これらの多重タスク
・トランザクシヨンがメモリ内のデータを同時に読み書
きしようとするとき、問題が生じる。これらの問題が生
じるのは、タスクの実行が計画通りに行なわれるように
、すなわち、１つのタスクが別のタスク−の前に実行さ
れるように保証しながら、同時にシステムがトランザク
シぼンを実現しようとするときである。
時に実行されることが必要である。これらのタスクは、
データ処理システム内のデータ・メモリに対する読取り
及び書込みアクセスを必要とする。これらの多重タスク
・トランザクシヨンがメモリ内のデータを同時に読み書
きしようとするとき、問題が生じる。これらの問題が生
じるのは、タスクの実行が計画通りに行なわれるように
、すなわち、１つのタスクが別のタスク−の前に実行さ
れるように保証しながら、同時にシステムがトランザク
シぼンを実現しようとするときである。
これらの問題は、論文「トランザクシヨン監視ＥＮＣＯ
ＭＰＡＳＳ ：確実な分散トランザクシヨン処理（Ｔｒ
ａｎｓａｃｔｉｏｎ １４ｏｎｉｔｏｒｉｎｇ ＥＮＣ
ＯＭＰＡＳＳ：Ｒｅ１ｉａｂｌｅ 、Ｄｉｓｔｒｉｂ
ｕｔｅｄ Ｔｒａｎｓａｃｔｉｏｎ Ｐｒｏｃｅｓ
ｓｉｎｇ）」超 データベースに するＩＥＥＥ！
−Ωμ理」土四μ可ｉｎ ｓ ｏｎ ＶｅｒＬ農ｄ匝０
−Ｂａｓｅｓ ）、１９８１年９月、ｐｐ、２４４−２
５４で扱われている。ロッキング・プロトコルが、多数
のトランザクシヨンによるメモリ内のデータに対する順
序づけられた同時アクセスを実現する。
ＭＰＡＳＳ ：確実な分散トランザクシヨン処理（Ｔｒ
ａｎｓａｃｔｉｏｎ １４ｏｎｉｔｏｒｉｎｇ ＥＮＣ
ＯＭＰＡＳＳ：Ｒｅ１ｉａｂｌｅ 、Ｄｉｓｔｒｉｂ
ｕｔｅｄ Ｔｒａｎｓａｃｔｉｏｎ Ｐｒｏｃｅｓ
ｓｉｎｇ）」超 データベースに するＩＥＥＥ！
−Ωμ理」土四μ可ｉｎ ｓ ｏｎ ＶｅｒＬ農ｄ匝０
−Ｂａｓｅｓ ）、１９８１年９月、ｐｐ、２４４−２
５４で扱われている。ロッキング・プロトコルが、多数
のトランザクシヨンによるメモリ内のデータに対する順
序づけられた同時アクセスを実現する。
ロッキングにより、あるトランザクションが別のトラン
ザクシヨンによって変更または所有されているレコード
にアクセスすることが防止される。
ザクシヨンによって変更または所有されているレコード
にアクセスすることが防止される。
このため、あるトランザクションが別のトランザクシヨ
ンによって変更されている最中のレコードを読み取らな
いこと、したがって、これらのトランザクシヨンの間で
の順序づけられた対話が保証される。
ンによって変更されている最中のレコードを読み取らな
いこと、したがって、これらのトランザクシヨンの間で
の順序づけられた対話が保証される。
本出願人に譲渡された、「ハツシュ・アドレス・テーブ
ルと逆ページ・テーブルの組合せを備えた仮想メモリ・
アドレス変換機構（Ｖｉｒｔｕａｌ ＭｅｍｏｒｙＡｄ
ｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｃｈａｎｉ
ｓｍ ｗｉｔｈ Ｃｏｍｂｉｎｅｄｆｌａｓｈ Ａｄｄ
ｒｅｓｓ Ｔａｂｌｅ ａｎｄ Ｉｎｖｅｒｔｅｄ Ｐ
ａｇｅ Ｔａｂｌｅ） Ｊと題する米国特許第４Ｅｔ８
０７００号に、１つのロッキング・プロトコル技術が開
示されている。
ルと逆ページ・テーブルの組合せを備えた仮想メモリ・
アドレス変換機構（Ｖｉｒｔｕａｌ ＭｅｍｏｒｙＡｄ
ｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｃｈａｎｉ
ｓｍ ｗｉｔｈ Ｃｏｍｂｉｎｅｄｆｌａｓｈ Ａｄｄ
ｒｅｓｓ Ｔａｂｌｅ ａｎｄ Ｉｎｖｅｒｔｅｄ Ｐ
ａｇｅ Ｔａｂｌｅ） Ｊと題する米国特許第４Ｅｔ８
０７００号に、１つのロッキング・プロトコル技術が開
示されている。
同時トランザクション動作のためのメモリ保護について
記載しているもう１つの特許は、同様に本出願人に譲渡
された、「制御データの持続性をもつ仮想メモリ・アド
レス変換機構（ＶｉｒｔｕａｌＭｅｍｏｒｙ Ａｄｄ
ｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｃｈａｎ
ｉｓｍ ｗｉｔｈＣｏｎｔｒｏｌ Ｄａｔａ Ｐｅｒ
ｓｉｓｔｅｎｃｅ） Ｊと題する米国特許第４８３８４
２６号である。これら２つの参考文献はロッキング・プ
ロトコルの仮想アドレス変換への適用を扱っている。保
護データに対するアクセスの制御は、仮想メモリ・シス
テム内の仮想アドレスと実アドレスの間の変換タスクを
実行しながら行なうことができる。仮想アドレスから実
アドレスへの変換の際、アドレス可能な各データ・ブロ
ックは、トランザクションによるこのデータのアクセス
可能性について記述する追加データを゛含む。言い換え
ると、−これらのデータ・ビットの設定によって、トラ
ンザクシヨンがデータ・ブロックにアクセスできるかど
うかが決まる。
記載しているもう１つの特許は、同様に本出願人に譲渡
された、「制御データの持続性をもつ仮想メモリ・アド
レス変換機構（ＶｉｒｔｕａｌＭｅｍｏｒｙ Ａｄｄ
ｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｃｈａｎ
ｉｓｍ ｗｉｔｈＣｏｎｔｒｏｌ Ｄａｔａ Ｐｅｒ
ｓｉｓｔｅｎｃｅ） Ｊと題する米国特許第４８３８４
２６号である。これら２つの参考文献はロッキング・プ
ロトコルの仮想アドレス変換への適用を扱っている。保
護データに対するアクセスの制御は、仮想メモリ・シス
テム内の仮想アドレスと実アドレスの間の変換タスクを
実行しながら行なうことができる。仮想アドレスから実
アドレスへの変換の際、アドレス可能な各データ・ブロ
ックは、トランザクションによるこのデータのアクセス
可能性について記述する追加データを゛含む。言い換え
ると、−これらのデータ・ビットの設定によって、トラ
ンザクシヨンがデータ・ブロックにアクセスできるかど
うかが決まる。
Ｃ１発明が解決しようとする問題点
本発明の目的は、アクセスされるデータの保全性を保護
しながら、同時に実行されるトランザクシヨンに対する
アクセスを許可するメモリ制御装置を提供することであ
る。
しながら、同時に実行されるトランザクシヨンに対する
アクセスを許可するメモリ制御装置を提供することであ
る。
本発明のもう１つの目的は、そのように許可されたアク
セスを記録するメモリ制御装置を提供することである。
セスを記録するメモリ制御装置を提供することである。
本発明の他の目的は、トランザクシヨンの同時実行の効
率を妨げないような形で記憶された保護データ・ブロッ
クに対するアクセスを制御するメモリ制御装置を提供す
ることである。
率を妨げないような形で記憶された保護データ・ブロッ
クに対するアクセスを制御するメモリ制御装置を提供す
ることである。
Ｄ０問題点を解決するための手段
本発明によれば、アドレスによってメモリに記憶され、
かつ、幾つかのトランザクシヨンによって同時アクセス
可能なデータ・ブロックに対するアクセスを制御するた
めの方法が提供される。この方法は、（ａ）第１のトラ
ンザクシヨンによってアクセスされるデータ・ブロック
のアドレスを受け取るステップ、（ｂ）上記データ・ブ
ロックに対するアクセスを制御するロック・データを含
む、データ・ブロックに対応するアクセス・テーブル項
目を上記アドレスから引き出すステップ、（Ｃ）上記ロ
ック・データによって許可される場合にアクセスを実現
し、あるいは上記ロック・データによって許可されなか
った場合に、アクセスを実現し、かつ上記ロック・デー
タにアクセスの発生を記録するステップから成る。
かつ、幾つかのトランザクシヨンによって同時アクセス
可能なデータ・ブロックに対するアクセスを制御するた
めの方法が提供される。この方法は、（ａ）第１のトラ
ンザクシヨンによってアクセスされるデータ・ブロック
のアドレスを受け取るステップ、（ｂ）上記データ・ブ
ロックに対するアクセスを制御するロック・データを含
む、データ・ブロックに対応するアクセス・テーブル項
目を上記アドレスから引き出すステップ、（Ｃ）上記ロ
ック・データによって許可される場合にアクセスを実現
し、あるいは上記ロック・データによって許可されなか
った場合に、アクセスを実現し、かつ上記ロック・デー
タにアクセスの発生を記録するステップから成る。
また本発明によれば、アドレスによってメモリに記憶さ
れ、かつ、幾つかのトランザクシヨンによって同時アク
セス可能なデータ・ブロックに対するアクセスを制御す
るための次のような方法が提供される。この方法は、（
ａ）第１のトランザクシヨンによってアクセスされるデ
ータ・ブロックのアドレスを受け取るステップ、（ｂ）
上記データ・ブロックに対するアクセスを制御するロッ
ク・データを含む、上記データ・ブロックに対応するア
クセス・テーブル項目を上記アドレスから引き出すステ
ップ、（Ｃ）上記ロック・データによって許可された場
合にアクセスを実現し、あるいは、上記ロック・データ
により許可されなかった場合は、上記第１のトランザク
シＭ７が読取りトランザクションであり、上記データ・
ブロックにアクセスする他の全てのトランザクシヨンも
読取りトランザクシヨンであるとき、または、上記第１
のトランザクションが書込みトランザクシヨンであり、
他に上記データ・ブロックにアクセスするトランザクシ
ヨンがないときにアクセスを実現するステップを含む。
れ、かつ、幾つかのトランザクシヨンによって同時アク
セス可能なデータ・ブロックに対するアクセスを制御す
るための次のような方法が提供される。この方法は、（
ａ）第１のトランザクシヨンによってアクセスされるデ
ータ・ブロックのアドレスを受け取るステップ、（ｂ）
上記データ・ブロックに対するアクセスを制御するロッ
ク・データを含む、上記データ・ブロックに対応するア
クセス・テーブル項目を上記アドレスから引き出すステ
ップ、（Ｃ）上記ロック・データによって許可された場
合にアクセスを実現し、あるいは、上記ロック・データ
により許可されなかった場合は、上記第１のトランザク
シＭ７が読取りトランザクションであり、上記データ・
ブロックにアクセスする他の全てのトランザクシヨンも
読取りトランザクシヨンであるとき、または、上記第１
のトランザクションが書込みトランザクシヨンであり、
他に上記データ・ブロックにアクセスするトランザクシ
ヨンがないときにアクセスを実現するステップを含む。
本発明はまた、上述の方法に従ってデータ・ブロックに
対するアクセスを制御するための機構を提供する。この
制御装置はまた仮想メモリ記憶システムのためのアドレ
ス変換を実行する。
対するアクセスを制御するための機構を提供する。この
制御装置はまた仮想メモリ記憶システムのためのアドレ
ス変換を実行する。
本発明に特有なものと考えられる新規な特徴が頭書の特
許請求の範囲に記載されている。しかし、本発明自体な
らびに、本発明の他の特徴及び利点は、以下の詳細な説
明を添付の図面と共に参照することにより最もよく理解
されるはずである。
許請求の範囲に記載されている。しかし、本発明自体な
らびに、本発明の他の特徴及び利点は、以下の詳細な説
明を添付の図面と共に参照することにより最もよく理解
されるはずである。
Ｅ、実施例
本発明は、メモリ内のデータ・ブロックに対すル幾つか
の同時実行トランザクションのアクセスを制御するため
の方法及び装置を含む。好ましい実施例は仮想メモリ・
システムを含む。データに対するアクセスの制御は、仮
想アドレスから実アドレスへの変換中に行なわれる。仮
想メモリ・システムでアクセスを実行するための機構は
、上記の米国特許第４Ｅｉ８０７００号及び第４６３８
４２６号に開示されている。
の同時実行トランザクションのアクセスを制御するため
の方法及び装置を含む。好ましい実施例は仮想メモリ・
システムを含む。データに対するアクセスの制御は、仮
想アドレスから実アドレスへの変換中に行なわれる。仮
想メモリ・システムでアクセスを実行するための機構は
、上記の米国特許第４Ｅｉ８０７００号及び第４６３８
４２６号に開示されている。
第１図はデータ処理システムの簡略化したブロック・ダ
イヤグラムであり、プロセッサ１０は両方向バス１２に
よりメモリ制御装置２０に接続され、メモリ制御装置２
０は両方向性バス２２によりメモリ３０に接続されてい
る。実際には、プロセッサ１０は、プログラム・シーケ
ンスを実行する１つまたは複数のプロセッサでよい。こ
れらのプログラム・シーケンスは、メモリ制御装置２０
を介して、メモリ３０に記憶されたデータに対するアク
セスを同時に実行しているトランザクシヨン、及び同時
に実行しようとするトランザクションを含む。この実施
例では、メモリ制御装置２０はさらに、上記２つの参照
特許に詳細に記載されている仮想メモリ・アドレスから
実メモリ・アドレスへの変換を実行する。したがって、
仮想アドレス変換の詳細な説明は行なわない。ただし、
本発明におけるデータに対するアクセスの制御を示すた
め、仮想アドレス変換の幾つかの態様については説明す
る。
イヤグラムであり、プロセッサ１０は両方向バス１２に
よりメモリ制御装置２０に接続され、メモリ制御装置２
０は両方向性バス２２によりメモリ３０に接続されてい
る。実際には、プロセッサ１０は、プログラム・シーケ
ンスを実行する１つまたは複数のプロセッサでよい。こ
れらのプログラム・シーケンスは、メモリ制御装置２０
を介して、メモリ３０に記憶されたデータに対するアク
セスを同時に実行しているトランザクシヨン、及び同時
に実行しようとするトランザクションを含む。この実施
例では、メモリ制御装置２０はさらに、上記２つの参照
特許に詳細に記載されている仮想メモリ・アドレスから
実メモリ・アドレスへの変換を実行する。したがって、
仮想アドレス変換の詳細な説明は行なわない。ただし、
本発明におけるデータに対するアクセスの制御を示すた
め、仮想アドレス変換の幾つかの態様については説明す
る。
第２図に、短アドレスからの長アドレスの生成を示す。
短アドレスをプロセッサ１０から受け取り、実アドレス
に変換する。第２図で、短アドレス４０は２つの部分を
含む。最初の部分はセグメント・レジスタの４ビット表
示である。２番目の部分はセグメント中のオフセットの
２８ビツト表示である。メモリ制御装置２０に含まれる
セグメント・レジスタ４２は、仮想アドレス変換手順を
制御する追加データを含む。セグメント・レジスタの内
容の一部分はセグメント識別子すなわちセグメントＩＤ
である。これは、２４ビツトのセグメントＩＤであり、
短アドレスからのセグメント部分中の２８ビツトのオフ
セットと連結されて、長板想アドレス４４全体を作成す
る。長板想アドレスは次に、第３図に示す方法で変換さ
れる。
に変換する。第２図で、短アドレス４０は２つの部分を
含む。最初の部分はセグメント・レジスタの４ビット表
示である。２番目の部分はセグメント中のオフセットの
２８ビツト表示である。メモリ制御装置２０に含まれる
セグメント・レジスタ４２は、仮想アドレス変換手順を
制御する追加データを含む。セグメント・レジスタの内
容の一部分はセグメント識別子すなわちセグメントＩＤ
である。これは、２４ビツトのセグメントＩＤであり、
短アドレスからのセグメント部分中の２８ビツトのオフ
セットと連結されて、長板想アドレス４４全体を作成す
る。長板想アドレスは次に、第３図に示す方法で変換さ
れる。
第３図は逆ページ・テーブルの動作を示す。仮想アドレ
ス変換手順の詳細な説明も、前記の２つの参照特許に記
載されている。長板想アドレス４４はセグメントＩＤ１
及びセグメント中のオフセットを含む。セグメント部分
中のオフセットは、ページ部分中のオフセットと仮想ペ
ージ部分に分割される。セグメントＩＤと仮想ページ部
分は排他的ＯＲ演算されて、ハツシュ・テーブル４６内
のデータにアクセスするためのインデックスを形成する
。
ス変換手順の詳細な説明も、前記の２つの参照特許に記
載されている。長板想アドレス４４はセグメントＩＤ１
及びセグメント中のオフセットを含む。セグメント部分
中のオフセットは、ページ部分中のオフセットと仮想ペ
ージ部分に分割される。セグメントＩＤと仮想ページ部
分は排他的ＯＲ演算されて、ハツシュ・テーブル４６内
のデータにアクセスするためのインデックスを形成する
。
ハツシュ・テーブル４６の出力は、逆ページ・テーブル
５０にアクセスするためのインデックスである。逆ペー
ジ・テーブル５０は、メモリ内のデータ・ブロックに対
するアクセスを制御する項目を含む。逆ページ・テーブ
ル５０のに番目の項目の仮想ページ・フィールドは、メ
モリのに番目の実ページと関連する仮想ページに等しく
、実アドレス４８は、第３図に示す連結によって形成さ
れる。
５０にアクセスするためのインデックスである。逆ペー
ジ・テーブル５０は、メモリ内のデータ・ブロックに対
するアクセスを制御する項目を含む。逆ページ・テーブ
ル５０のに番目の項目の仮想ページ・フィールドは、メ
モリのに番目の実ページと関連する仮想ページに等しく
、実アドレス４８は、第３図に示す連結によって形成さ
れる。
メモリ制御装置はさらに、プロセッサ上で現在実行され
ているトランザクションの識別子を含むトランザクシヨ
ンＩＤレジスタ５２を含む。逆ページ・テーブルの項目
５４はセグメントＩＤ１仮想ページ標識、ロック・ビッ
ト、及び後で考察する他の幾つかの変数を含む。前に考
察したように、ロック・ビットは、トランザクションに
よるデータ・ブロックに対するアクセスを制御する。ア
クセスが許可される場合、当該のデータ・ブロックに対
するロック・ビットが１にセットされる。アクセスが許
可されない場合は、ロック・ビットが０にセットされる
。
ているトランザクションの識別子を含むトランザクシヨ
ンＩＤレジスタ５２を含む。逆ページ・テーブルの項目
５４はセグメントＩＤ１仮想ページ標識、ロック・ビッ
ト、及び後で考察する他の幾つかの変数を含む。前に考
察したように、ロック・ビットは、トランザクションに
よるデータ・ブロックに対するアクセスを制御する。ア
クセスが許可される場合、当該のデータ・ブロックに対
するロック・ビットが１にセットされる。アクセスが許
可されない場合は、ロック・ビットが０にセットされる
。
本発明は、ロック・ビットに従ってデータ・ブロックに
対するアクセスを制御するための手順を提供するが、さ
らに効率的なトランザクションの同時実行を実現するた
め、たとえロック・ビットにより禁止されている場合で
も、幾つかのデータ・ブロックに対する同時アクセスを
実現する。この追加的アクセスが実現されるのは、デー
タの保全性が保証できるとき、または、そのトランザク
ション・アクセスが他のどのアクセスにも影響を及ぼさ
ないときである。メモリ制御装置２０（第１図）は、項
目５４のロック・ビットによって制御されるアクセス手
順に従ってメモリ３０内のデータにアクセスするため、
実アドレス４８を使用する。
対するアクセスを制御するための手順を提供するが、さ
らに効率的なトランザクションの同時実行を実現するた
め、たとえロック・ビットにより禁止されている場合で
も、幾つかのデータ・ブロックに対する同時アクセスを
実現する。この追加的アクセスが実現されるのは、デー
タの保全性が保証できるとき、または、そのトランザク
ション・アクセスが他のどのアクセスにも影響を及ぼさ
ないときである。メモリ制御装置２０（第１図）は、項
目５４のロック・ビットによって制御されるアクセス手
順に従ってメモリ３０内のデータにアクセスするため、
実アドレス４８を使用する。
第３図で、行５４は変数Ｌ１Ｗ１Ｒ及びＡを含む。変数
ｒＬＪはロック・タイプを表わす。これは、ロック・ビ
ット（行５４の３２個のロック・ビット）がそのページ
のデータ・ブロックに対する書込みロックを表わすのか
、それとも読取りロックを表わすのかを示す１ビツトの
標識である。変数ｒＡＪは読取り許可標識を表わす。読
取り許可標識は、任意のトランザクションがページ上の
データ・ブロックを読み取ることを許可する。ｒＷＪ及
びｒＲＪ変数はそれぞれ書込み許可ロック標識及び読取
り許可ロック標識を表わす。これらのロック変数がセッ
トされているときは、メモリ制御装置は、監視ソフトウ
ェアによる介入なしに、データ・ブロックに対するアク
セス、及び許可されたレコード・アクセスを自動的に実
現する。
ｒＬＪはロック・タイプを表わす。これは、ロック・ビ
ット（行５４の３２個のロック・ビット）がそのページ
のデータ・ブロックに対する書込みロックを表わすのか
、それとも読取りロックを表わすのかを示す１ビツトの
標識である。変数ｒＡＪは読取り許可標識を表わす。読
取り許可標識は、任意のトランザクションがページ上の
データ・ブロックを読み取ることを許可する。ｒＷＪ及
びｒＲＪ変数はそれぞれ書込み許可ロック標識及び読取
り許可ロック標識を表わす。これらのロック変数がセッ
トされているときは、メモリ制御装置は、監視ソフトウ
ェアによる介入なしに、データ・ブロックに対するアク
セス、及び許可されたレコード・アクセスを自動的に実
現する。
動作時には、トランザクションは、長板想ページ・アド
レスを供給することにより、ページにアクセスしようと
する。長板想ページ・アドレスは、メモリ制御装置２０
によって実アドレス４８に変換される。メモリ制御装置
によって実行される機能は、仮想アドレスから実アドレ
スへの変換中に逆ページ・テーブルの項目５４を読み取
る。この機能は、逆ページ・テーブルの項目５４と、現
在実行中のトランザクションを明示するトランザクショ
ン識別子レジスタ５２に基づいて、アクセスを許可また
は拒絶する。その際に、この機能は、そのトランザクシ
ョンに対するロック・ビットが、トランザクションがそ
れにとって適切なアクセスのみを行なうようなものであ
るようにする。言い換えると、この機能は、ロック・ビ
ットを使用することにより、アクセスが不適当である場
合は、読取りであれ、または書込みであれ、トランザク
ションがアクセスを許可されないようにする。
レスを供給することにより、ページにアクセスしようと
する。長板想ページ・アドレスは、メモリ制御装置２０
によって実アドレス４８に変換される。メモリ制御装置
によって実行される機能は、仮想アドレスから実アドレ
スへの変換中に逆ページ・テーブルの項目５４を読み取
る。この機能は、逆ページ・テーブルの項目５４と、現
在実行中のトランザクションを明示するトランザクショ
ン識別子レジスタ５２に基づいて、アクセスを許可また
は拒絶する。その際に、この機能は、そのトランザクシ
ョンに対するロック・ビットが、トランザクションがそ
れにとって適切なアクセスのみを行なうようなものであ
るようにする。言い換えると、この機能は、ロック・ビ
ットを使用することにより、アクセスが不適当である場
合は、読取りであれ、または書込みであれ、トランザク
ションがアクセスを許可されないようにする。
この実施例では、そのような監視機能が設けられている
。さらに、読取り許可ロック標識及び書込み許可ロック
標識を使用することにより、監視プログラムは、トラン
ザクションがデータ・ブロックにアクセスするための自
動機能を選択的に使用可能にし、そのアクセスをロック
・ビットに記録することができる。このことは、第４Ａ
図及び第４Ｂ図の流れ図に示す手順を実行することによ
って実現される。これらの手順は、仮想アドレスの実ア
ドレスの変換を実行しながら、メモリ制御装置によって
実行される。
。さらに、読取り許可ロック標識及び書込み許可ロック
標識を使用することにより、監視プログラムは、トラン
ザクションがデータ・ブロックにアクセスするための自
動機能を選択的に使用可能にし、そのアクセスをロック
・ビットに記録することができる。このことは、第４Ａ
図及び第４Ｂ図の流れ図に示す手順を実行することによ
って実現される。これらの手順は、仮想アドレスの実ア
ドレスの変換を実行しながら、メモリ制御装置によって
実行される。
第４Ａ図に、読取りアクセスを表わす流れ図を示す。第
４Ａ図を参照すると、ステップ１００で、メモリ制御装
置は、まずトランザクションが読取りトランザクション
であるか、それとも書込みトランザクションであるかを
判定する。トランザクションが書込みトランザクション
である場合、制御装置は第４Ｂ図の流れ図に通じる結合
子１０２に進む。トランザクションが読取りトランザク
ションである場合は、制御装置はステップ１０４で、読
取り許可標識がＯにセットされているかどうか判定する
。読取り許可が１にセットされている場合、アクセスは
許可される。読取り許可標識がＯである場合は、制御装
置はステップ１０６に進み、逆ページ・テーブル５４内
のトランザクションよりがトランザクションＩＤレジス
タ５２の内容と一致するかどうか判定する。トランザク
ション■Ｄが一致しない場合、制御装置はステップ１１
８に進み、アクセスを拒絶して割込みを発生する。
４Ａ図を参照すると、ステップ１００で、メモリ制御装
置は、まずトランザクションが読取りトランザクション
であるか、それとも書込みトランザクションであるかを
判定する。トランザクションが書込みトランザクション
である場合、制御装置は第４Ｂ図の流れ図に通じる結合
子１０２に進む。トランザクションが読取りトランザク
ションである場合は、制御装置はステップ１０４で、読
取り許可標識がＯにセットされているかどうか判定する
。読取り許可が１にセットされている場合、アクセスは
許可される。読取り許可標識がＯである場合は、制御装
置はステップ１０６に進み、逆ページ・テーブル５４内
のトランザクションよりがトランザクションＩＤレジス
タ５２の内容と一致するかどうか判定する。トランザク
ション■Ｄが一致しない場合、制御装置はステップ１１
８に進み、アクセスを拒絶して割込みを発生する。
トランザクションＩＤが一致した場合は、制御装置はス
テップ１０８に進み、ロック・タイプが１かそれともＯ
か判定する。ロック・タイプが１に等しく、ロック・ビ
ットのすべてが書込みロックであることを示す場合は、
すべての読取りアクセスが許可される。その場合、制御
装置は次にステップ１２０に進み、読取りアクセスを許
可する。ロック・タイプがＯにセットされている場合は
、制御装置はステップ１１０に進み、読取り許可標識の
状態を判定する。読取り許可標識が１である場合、制御
装置はステップ１１２で、読み取られるデータ・ブロッ
ク（この例ではｊ番目のデータ・ブロック）に対するロ
ック・ビットの状況を判定する。
テップ１０８に進み、ロック・タイプが１かそれともＯ
か判定する。ロック・タイプが１に等しく、ロック・ビ
ットのすべてが書込みロックであることを示す場合は、
すべての読取りアクセスが許可される。その場合、制御
装置は次にステップ１２０に進み、読取りアクセスを許
可する。ロック・タイプがＯにセットされている場合は
、制御装置はステップ１１０に進み、読取り許可標識の
状態を判定する。読取り許可標識が１である場合、制御
装置はステップ１１２で、読み取られるデータ・ブロッ
ク（この例ではｊ番目のデータ・ブロック）に対するロ
ック・ビットの状況を判定する。
ロック・ビットがセットされていない場合は、制御装置
はステップ１１４に進み、そのデータ・ブロックに対す
るロック・ビットを１にセットし、ステップ１２０に進
んでアクセスを許可する。ステップ１１２で、ロック・
ビットがすでにセットされている場合は、制御装置はス
テップ１２０を介してアクセスを許可する。ステップ１
１０に戻って、読取り許可がＯにセットされている場合
は、制御装置はステップ１１６に進み、ロック・ビット
の状態を判定する。ロック・ビットが１にセットされて
いる場合は、制御装置はステップ１２０を介してアクセ
スを許可する。ロック・ビットがＯにセットされている
場合は、制御装置はステップ１１８に進み、割込みを実
現する。
はステップ１１４に進み、そのデータ・ブロックに対す
るロック・ビットを１にセットし、ステップ１２０に進
んでアクセスを許可する。ステップ１１２で、ロック・
ビットがすでにセットされている場合は、制御装置はス
テップ１２０を介してアクセスを許可する。ステップ１
１０に戻って、読取り許可がＯにセットされている場合
は、制御装置はステップ１１６に進み、ロック・ビット
の状態を判定する。ロック・ビットが１にセットされて
いる場合は、制御装置はステップ１２０を介してアクセ
スを許可する。ロック・ビットがＯにセットされている
場合は、制御装置はステップ１１８に進み、割込みを実
現する。
第４Ｂ図の流れ図を参照すると、制御装置は結合子１０
２を経てステップ１４０に進み、逆ページ・テーブル５
４内のトランザクションＩＤがトランザクションＩＤレ
ジスタ５２の内容と一致するかどうか判定する。一致し
ない場合は、ステップ１５０で割込みが発生する。一致
する場合は、制御装置はステップ１４２に進み、書込み
許可標識がセットされているかどうか判定する。セット
されていない場合は、制御装置はステップ１４４に進み
、ロック・タイプがＯに等しいかどうか判定する。等し
い場合は、ステップ１５０で割込みが発生する。等しく
ない場合は、制御装置はステップ１５２に進み、ロック
・ビットが１にセットされているかどうか判定する。セ
ットされていない場合は、制御装置はステップ１５０に
進み、割込みを発生させる。ロック・ビットが１にセッ
トされている場合は、制御装置は１５８に進み、書込み
アクセスを許可する。
２を経てステップ１４０に進み、逆ページ・テーブル５
４内のトランザクションＩＤがトランザクションＩＤレ
ジスタ５２の内容と一致するかどうか判定する。一致し
ない場合は、ステップ１５０で割込みが発生する。一致
する場合は、制御装置はステップ１４２に進み、書込み
許可標識がセットされているかどうか判定する。セット
されていない場合は、制御装置はステップ１４４に進み
、ロック・タイプがＯに等しいかどうか判定する。等し
い場合は、ステップ１５０で割込みが発生する。等しく
ない場合は、制御装置はステップ１５２に進み、ロック
・ビットが１にセットされているかどうか判定する。セ
ットされていない場合は、制御装置はステップ１５０に
進み、割込みを発生させる。ロック・ビットが１にセッ
トされている場合は、制御装置は１５８に進み、書込み
アクセスを許可する。
ステップ１４２に戻って、書込み許可がセットされてい
る場合は、制御装置はステップ１４６に進み、ロック・
タイプが１にセットされているかどうか判定する。セッ
トされている場合は、制御装置はステップ１５４に進み
、ロック・ビットが１にセットされているかどうか判定
する。セントされている場合は、制御装置はステップ１
５８でアクセスを許可する。セットされていない場合は
、ステップ１５６でロック・ビットを１にセットし、ス
テップ１５８でアクセスを許可する。
る場合は、制御装置はステップ１４６に進み、ロック・
タイプが１にセットされているかどうか判定する。セッ
トされている場合は、制御装置はステップ１５４に進み
、ロック・ビットが１にセットされているかどうか判定
する。セントされている場合は、制御装置はステップ１
５８でアクセスを許可する。セットされていない場合は
、ステップ１５６でロック・ビットを１にセットし、ス
テップ１５８でアクセスを許可する。
ステップ１４６に戻って、ロック・タイプがＯに等しい
場合は、制御装置はステップ１８０に進み、ロック・タ
イプを１にセットする。ステップ１８２で、アクセスさ
れているロック・ビットが１にセットされ、他のすべて
のビットがＯにセットされる。次に、ステップ１５８で
、書込みアクセスが許可される。
場合は、制御装置はステップ１８０に進み、ロック・タ
イプを１にセットする。ステップ１８２で、アクセスさ
れているロック・ビットが１にセットされ、他のすべて
のビットがＯにセットされる。次に、ステップ１５８で
、書込みアクセスが許可される。
第４Ａ図の流れ図で、ロック・ビットはアクセスを許可
しないが、読取り許可が１にセットされている場合は、
アクセスはやはり許可され、当該のロック・ビットがア
クセスを記録するように変更される。この手順によれば
、データ・ブロックに対する読取りアクセスのこの記録
は、監視ソフトウェア機能による介入なしに、自動的に
行なわれる。同様に、第４Ｂ図で、書込み許可標識がセ
ットされている場合は、ロック・ビットが適切にセット
されていなくとも、書込みアクセスが許可され、書込み
アクセスの記録がこれらのロック・ビットの自動的セツ
ティングによって実現される。また、ロック・タイプが
セットされていない場合は、ロック・タイプが書込みア
クセスを実現するようにセットされ、したがって、書込
みアクセスの許可を記録する。
しないが、読取り許可が１にセットされている場合は、
アクセスはやはり許可され、当該のロック・ビットがア
クセスを記録するように変更される。この手順によれば
、データ・ブロックに対する読取りアクセスのこの記録
は、監視ソフトウェア機能による介入なしに、自動的に
行なわれる。同様に、第４Ｂ図で、書込み許可標識がセ
ットされている場合は、ロック・ビットが適切にセット
されていなくとも、書込みアクセスが許可され、書込み
アクセスの記録がこれらのロック・ビットの自動的セツ
ティングによって実現される。また、ロック・タイプが
セットされていない場合は、ロック・タイプが書込みア
クセスを実現するようにセットされ、したがって、書込
みアクセスの許可を記録する。
本発明を例示した実施例に関連して説明してきたが、こ
の説明は限定的な意味で解釈されるように意図したもの
ではない。この説明を参照すれば、当業者にとって、例
示した実施例の種々の変形ならびに本発明のその他の実
施例は自明である。したがって、これら頭書の特許請求
の範囲は、本発明の範囲に含まれるあらゆる変更または
実施例を包含するものと考えられる。
の説明は限定的な意味で解釈されるように意図したもの
ではない。この説明を参照すれば、当業者にとって、例
示した実施例の種々の変形ならびに本発明のその他の実
施例は自明である。したがって、これら頭書の特許請求
の範囲は、本発明の範囲に含まれるあらゆる変更または
実施例を包含するものと考えられる。
第１図はデータ処理システムのブロック・ダイヤグラム
、 第２図は短アドレスー長アドレス変換の説明図、第３図
は逆ページ・テーブル・アドレス変換を示すダイヤグラ
ム、 第４Ａ図は読取り動作中のメモリ制御装置の手順の流れ
図、 第４Ｂ図は書込み動作中のメモリ制御装置の手順の流れ
図である。 １０・・・・プロセッサ、２０・・・・メモリ制御装置
、３０・・・・メモリ、４６・・・・ハラツユ・テーブ
ル、５０・・・・ページ・テーブル。 出願人 インターナショナル・ビジネス・マシーンズ
ーコーポレーション 復代理人 弁理士 澤 １） 俊 夫択１アト社
入 −〇 Ｌへ−・）千−７−ル め３圓
、 第２図は短アドレスー長アドレス変換の説明図、第３図
は逆ページ・テーブル・アドレス変換を示すダイヤグラ
ム、 第４Ａ図は読取り動作中のメモリ制御装置の手順の流れ
図、 第４Ｂ図は書込み動作中のメモリ制御装置の手順の流れ
図である。 １０・・・・プロセッサ、２０・・・・メモリ制御装置
、３０・・・・メモリ、４６・・・・ハラツユ・テーブ
ル、５０・・・・ページ・テーブル。 出願人 インターナショナル・ビジネス・マシーンズ
ーコーポレーション 復代理人 弁理士 澤 １） 俊 夫択１アト社
入 −〇 Ｌへ−・）千−７−ル め３圓
Claims (2)
- （１）第１のトランザクションによってアクセスされる
データ・ブロックのアドレスを受け取るステップと、 上記データ・ブロックに対するアクセスを制御するロッ
ク・データを含む、データ・ブロックに対応するアクセ
ス・テーブル項目を上記アドレスから引き出すステップ
と、 上記ロック・データによって許可される場合にアクセス
を実現し、あるいは上記ロック・データによって許可さ
れなかった場合に、アクセスを実現し、かつ上記ロック
・データにアクセスの発生を記録するステップとを有す
ることを特徴とするデータ・ブロック・アクセス制御方
法。 - （２）第１のトランザクションによってアクセスされる
データ・ブロックのアドレスを受け取るステップと、 上記データ・ブロックに対するアクセスを制御するロッ
ク・データを含む、上記データ・ブロックに対応するア
クセス・テーブル項目を上記アドレスから引き出すステ
ップと、 上記ロック・データによって許可された場合にアクセス
を実現し、あるいは、上記ロック・データにより許可さ
れなかった場合は、上記第１のトランザクションが読取
りトランザクションであり、上記データ・ブロックにア
クセスする他のすべてのトランザクションも読取りトラ
ンザクシヨンであるとき、または、上記第１のトランザ
クションが書込みトランザクションであり、他に上記デ
ータ・ブロックにアクセスするトランザクションがない
ときにアクセスを実現するステップとを有することを特
徴とするデータ・ブロック・アクセス制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/126,529 US4937736A (en) | 1987-11-30 | 1987-11-30 | Memory controller for protected memory with automatic access granting capability |
| US126529 | 1987-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166236A true JPH01166236A (ja) | 1989-06-30 |
| JPH0680500B2 JPH0680500B2 (ja) | 1994-10-12 |
Family
ID=22425309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290373A Expired - Lifetime JPH0680500B2 (ja) | 1987-11-30 | 1988-11-18 | データ・ブロツク・アクセス制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4937736A (ja) |
| EP (1) | EP0319134B1 (ja) |
| JP (1) | JPH0680500B2 (ja) |
| DE (1) | DE3851038T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010532530A (ja) * | 2007-06-29 | 2010-10-07 | マイクロソフト コーポレーション | メモリトランザクションのグループ化 |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724540A (en) * | 1988-03-28 | 1998-03-03 | Hitachi, Ltd. | Memory system having a column address counter and a page address counter |
| EP0425771A3 (en) * | 1989-11-03 | 1992-09-02 | International Business Machines Corporation | An efficient mechanism for providing fine grain storage protection intervals |
| US5062038A (en) * | 1989-12-18 | 1991-10-29 | At&T Bell Laboratories | Information control system |
| US5063501A (en) * | 1989-12-18 | 1991-11-05 | At&T Bell Laboratories | Information control system for selectively transferring a tree lock from a parent node to a child node thereby freeing other nodes for concurrent access |
| US5063503A (en) * | 1989-12-18 | 1991-11-05 | At&T Bell Laboratories | Information control system for selectively locking an entity with requested intermediate reserve exclusive and share locks |
| US5063504A (en) * | 1989-12-18 | 1991-11-05 | At&T Bell Laboratories | Information control system for reserve locking infrastructure nodes for subsequent exclusive and share locking by the system |
| US5063502A (en) * | 1989-12-18 | 1991-11-05 | At&T Bell Laborabories | Information control system for counting lock application against composite information infrastructure |
| US5410691A (en) * | 1990-05-07 | 1995-04-25 | Next Computer, Inc. | Method and apparatus for providing a network configuration database |
| US5349652A (en) * | 1990-08-31 | 1994-09-20 | Advanced Micro Devices, Inc. | Single chip integrated address manager with address translating unit |
| US5193180A (en) * | 1991-06-21 | 1993-03-09 | Pure Software Inc. | System for modifying relocatable object code files to monitor accesses to dynamically allocated memory |
| US5388266A (en) * | 1992-03-30 | 1995-02-07 | International Business Machines Corporation | Management of data objects used intain state information for shared data at a local complex |
| US5675762A (en) * | 1992-04-03 | 1997-10-07 | International Business Machines Corporation | System for locking down part of portion of memory and updating page directory with entry corresponding to part of portion of the memory locked down |
| JP2675961B2 (ja) * | 1992-05-20 | 1997-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 実記憶のページをロックするための方法 |
| DE69316009T2 (de) * | 1992-06-12 | 1998-04-23 | Dow Benelux | Sicheres frontendverbindungssystem und verfahren fur prozesssteuerungsrechner |
| US5276878A (en) * | 1992-10-07 | 1994-01-04 | International Business Machines Corporation | Method and system for task memory management in a multi-tasking data processing system |
| US5652864A (en) * | 1994-09-23 | 1997-07-29 | Ibm | Concurrent storage allocations or returns without need to lock free storage chain |
| US5634099A (en) * | 1994-12-09 | 1997-05-27 | International Business Machines Corporation | Direct memory access unit for transferring data between processor memories in multiprocessing systems |
| EP0755003A2 (en) * | 1995-07-19 | 1997-01-22 | Sun Microsystems, Inc. | Method and apparatus for reordering components of computer programs |
| US6412056B1 (en) | 1997-10-01 | 2002-06-25 | Compac Information Technologies Group, Lp | Extended translation lookaside buffer with fine-grain state bits |
| US6098153A (en) * | 1998-01-30 | 2000-08-01 | International Business Machines Corporation | Method and a system for determining an appropriate amount of data to cache |
| US6185650B1 (en) | 1998-08-28 | 2001-02-06 | International Business Machines Corporation | High performance locking facility |
| US6253274B1 (en) * | 1998-08-28 | 2001-06-26 | International Business Machines Corporation | Apparatus for a high performance locking facility |
| US6189007B1 (en) | 1998-08-28 | 2001-02-13 | International Business Machines Corporation | Method and apparatus for conducting a high performance locking facility in a loosely coupled environment |
| US7290284B1 (en) * | 1999-01-11 | 2007-10-30 | Myspace Ab | System for data processing a security critical activity |
| US7369550B1 (en) | 1999-04-22 | 2008-05-06 | Advanced Micro Devices | Method and apparatus for locking a table in a network switch |
| US6594780B1 (en) * | 1999-10-19 | 2003-07-15 | Inasoft, Inc. | Operating system and data protection |
| US7337360B2 (en) * | 1999-10-19 | 2008-02-26 | Idocrase Investments Llc | Stored memory recovery system |
| US7188344B1 (en) * | 1999-12-21 | 2007-03-06 | Unisys Corporation | Architecture for a read/write thread lock |
| US7900054B2 (en) * | 2002-03-25 | 2011-03-01 | Intel Corporation | Security protocols for processor-based systems |
| JP4016741B2 (ja) * | 2002-06-25 | 2007-12-05 | ソニー株式会社 | 情報記憶装置、メモリアクセス制御システム、および方法、並びにコンピュータ・プログラム |
| JP3979194B2 (ja) * | 2002-06-25 | 2007-09-19 | ソニー株式会社 | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
| US20040268143A1 (en) * | 2003-06-30 | 2004-12-30 | Poisner David I. | Trusted input for mobile platform transactions |
| US8200095B2 (en) * | 2004-03-05 | 2012-06-12 | Finisar Corporation | Multi-level memory access in an optical transceiver |
| TW200743113A (en) * | 2006-05-08 | 2007-11-16 | Apacer Technology Inc | Dynamic management method of portable data storage device |
| US7447807B1 (en) * | 2006-06-30 | 2008-11-04 | Siliconsystems, Inc. | Systems and methods for storing data in segments of a storage subsystem |
| US7509441B1 (en) | 2006-06-30 | 2009-03-24 | Siliconsystems, Inc. | Systems and methods for segmenting and protecting a storage subsystem |
| US7949841B2 (en) * | 2006-12-08 | 2011-05-24 | Microsoft Corporation | Protection of critical memory using replication |
| US8112597B2 (en) * | 2006-12-08 | 2012-02-07 | Microsoft Corporation | Critical memory |
| US8549236B2 (en) * | 2006-12-15 | 2013-10-01 | Siliconsystems, Inc. | Storage subsystem with multiple non-volatile memory arrays to protect against data losses |
| US20080162823A1 (en) * | 2007-01-02 | 2008-07-03 | International Business Machines Corporation | System and method for handling multiple aliased shadow register numbers to enhance lock acquisition |
| US7941616B2 (en) * | 2008-10-21 | 2011-05-10 | Microsoft Corporation | System to reduce interference in concurrent programs |
| US8825940B1 (en) | 2008-12-02 | 2014-09-02 | Siliconsystems, Inc. | Architecture for optimizing execution of storage access commands |
| US9176859B2 (en) * | 2009-01-07 | 2015-11-03 | Siliconsystems, Inc. | Systems and methods for improving the performance of non-volatile memory operations |
| US10079048B2 (en) * | 2009-03-24 | 2018-09-18 | Western Digital Technologies, Inc. | Adjusting access of non-volatile semiconductor memory based on access time |
| GB2482700A (en) * | 2010-08-11 | 2012-02-15 | Advanced Risc Mach Ltd | Memory access control |
| CN104520801B (zh) * | 2012-08-07 | 2019-10-18 | 诺基亚技术有限公司 | 对于无线存储器的访问控制 |
| US20190196984A1 (en) * | 2017-12-27 | 2019-06-27 | Qualcomm Incorporated | Method, apparatus, and system for dynamic management of integrity-protected memory |
| CN110851887A (zh) * | 2019-10-18 | 2020-02-28 | 浙江大华技术股份有限公司 | 多媒体存储卡的数据保护方法、装置、设备和存储介质 |
| CN112130904B (zh) * | 2020-09-22 | 2024-04-30 | 黑芝麻智能科技(上海)有限公司 | 处理系统、处理器间通信方法、以及共享资源管理方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3683418A (en) * | 1970-04-16 | 1972-08-08 | Bell Telephone Labor Inc | Method of protecting data in a multiprocessor computer system |
| FR2258112A5 (ja) * | 1973-11-30 | 1975-08-08 | Honeywell Bull Soc Ind | |
| US4104718A (en) * | 1974-12-16 | 1978-08-01 | Compagnie Honeywell Bull (Societe Anonyme) | System for protecting shared files in a multiprogrammed computer |
| US4084230A (en) * | 1976-11-29 | 1978-04-11 | International Business Machines Corporation | Hybrid semiconductor memory with on-chip associative page addressing, page replacement and control |
| US4481573A (en) * | 1980-11-17 | 1984-11-06 | Hitachi, Ltd. | Shared virtual address translation unit for a multiprocessor system |
| US4410941A (en) * | 1980-12-29 | 1983-10-18 | Wang Laboratories, Inc. | Computer having an indexed local ram to store previously translated virtual addresses |
| US4439830A (en) * | 1981-11-09 | 1984-03-27 | Control Data Corporation | Computer system key and lock protection mechanism |
| US4472790A (en) * | 1982-02-05 | 1984-09-18 | International Business Machines Corporation | Storage fetch protect override controls |
| US4574350A (en) * | 1982-05-19 | 1986-03-04 | At&T Bell Laboratories | Shared resource locking apparatus |
| US4698752A (en) * | 1982-11-15 | 1987-10-06 | American Telephone And Telegraph Company At&T Bell Laboratories | Data base locking |
| WO1984002784A1 (en) * | 1982-12-30 | 1984-07-19 | Ibm | Virtual memory address translation mechanism with controlled data persistence |
| US4580217A (en) * | 1983-06-22 | 1986-04-01 | Ncr Corporation | High speed memory management system and method |
| US4680700A (en) * | 1983-12-07 | 1987-07-14 | International Business Machines Corporation | Virtual memory address translation mechanism with combined hash address table and inverted page table |
| US4685088A (en) * | 1985-04-15 | 1987-08-04 | International Business Machines Corporation | High performance memory system utilizing pipelining techniques |
-
1987
- 1987-11-30 US US07/126,529 patent/US4937736A/en not_active Expired - Fee Related
-
1988
- 1988-10-20 EP EP88309858A patent/EP0319134B1/en not_active Expired - Lifetime
- 1988-10-20 DE DE3851038T patent/DE3851038T2/de not_active Expired - Fee Related
- 1988-11-18 JP JP63290373A patent/JPH0680500B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010532530A (ja) * | 2007-06-29 | 2010-10-07 | マイクロソフト コーポレーション | メモリトランザクションのグループ化 |
| US8484175B2 (en) | 2007-06-29 | 2013-07-09 | Microsoft Corporation | Memory transaction grouping |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3851038T2 (de) | 1995-03-09 |
| JPH0680500B2 (ja) | 1994-10-12 |
| US4937736A (en) | 1990-06-26 |
| DE3851038D1 (de) | 1994-09-15 |
| EP0319134A3 (en) | 1990-06-20 |
| EP0319134B1 (en) | 1994-08-10 |
| EP0319134A2 (en) | 1989-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01166236A (ja) | データ・ブロツク・アクセス制御方法 | |
| US4480304A (en) | Method and means for the retention of locks across system, subsystem, and communication failures in a multiprocessing, multiprogramming, shared data environment | |
| US4924378A (en) | License mangagement system and license storage key | |
| US4791554A (en) | Method and apparatus for preventing deadlock in a data base management system | |
| EP0010190B1 (en) | Data processing apparatus with memory access protection | |
| US5146575A (en) | Implementing privilege on microprocessor systems for use in software asset protection | |
| JP2723231B2 (ja) | ソフトウェア権利管理制御方法 | |
| US5579505A (en) | Memory access system and method for granting or preventing atomic or nonatomic memory access requests to shared memory regions | |
| US4498132A (en) | Data processing system using object-based information and a protection scheme for determining access rights to such information and using multilevel microcode techniques | |
| US4821184A (en) | Universal addressing system for a digital data processing system | |
| JPH06187232A (ja) | 共通データのアクセス管理制御方法 | |
| US3594732A (en) | General purpose digital computer | |
| EP0341905B1 (en) | Computer with intelligent memory system and corresponding method | |
| JPH0383154A (ja) | 多重処理コンピュータ・システム及び方法 | |
| JPS5992500A (ja) | デ−タ処理装置の保護システム | |
| US5615374A (en) | Lock control method for resource | |
| EP0297895B1 (en) | Apparatus and method using lockout for synchronization of access to main memory signal groups in a multiprocessor data processing system | |
| JP3585510B2 (ja) | プログラム実行管理装置及びプログラム実行管理方法 | |
| US4480306A (en) | Digital data processing system using unique ALU register files and micro-instruction stacks | |
| JPS62226367A (ja) | デイジタル計算機システム | |
| JPH02122348A (ja) | フアイル保護方法 | |
| JPS59116866A (ja) | 計算機システムの記憶装置 | |
| JP2581145B2 (ja) | 機密保護処理方式 | |
| JPS6327740B2 (ja) | ||
| JPH04130553A (ja) | 電子計算機 |