JPH01166257A - マルチプレックス信号のためのデイマルチプレックス回路 - Google Patents
マルチプレックス信号のためのデイマルチプレックス回路Info
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- JPH01166257A JPH01166257A JP63294838A JP29483888A JPH01166257A JP H01166257 A JPH01166257 A JP H01166257A JP 63294838 A JP63294838 A JP 63294838A JP 29483888 A JP29483888 A JP 29483888A JP H01166257 A JPH01166257 A JP H01166257A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1682—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers
- H04J3/1688—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers the demands of the users being taken into account after redundancy removal, e.g. by predictive coding, by variable sampling
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- H04J—MULTIPLEX COMMUNICATION
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- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Time-Division Multiplex Systems (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、パルスがクロック信号のパルス反復速度で
生じ、第１のデジタル信号と第２のデジタル信号から形
成されており、それらは連続する二進数コードで与えら
れ、冗長で、２ｐの可能な最大の振幅レベルの代わりに
ｎ個の振幅レベルのみによってそれぞれのアナログ信号
を表わし、ここでｐはデジタル信号の個々のビット番号
であり、モしてｎは、２１ｄ ｎ≦２ｐ−１以下の関係
を満たし、公式 謂−ｎｓｌ＋ｓ２に従うところの、マ
ルチプレックス信号のためのディマルチプレックス回路
に関するものである。
生じ、第１のデジタル信号と第２のデジタル信号から形
成されており、それらは連続する二進数コードで与えら
れ、冗長で、２ｐの可能な最大の振幅レベルの代わりに
ｎ個の振幅レベルのみによってそれぞれのアナログ信号
を表わし、ここでｐはデジタル信号の個々のビット番号
であり、モしてｎは、２１ｄ ｎ≦２ｐ−１以下の関係
を満たし、公式 謂−ｎｓｌ＋ｓ２に従うところの、マ
ルチプレックス信号のためのディマルチプレックス回路
に関するものである。
「従来の技術」
２つのデジタル信号からマルチプレックス信号を形成す
る規則は、文献［Ｔａｇｕｎｇｓｂａｎｄ 、 Ｔｅｉ
１２、１ｉｂｃｒ ｄｌｅ １２． Ｊａｈｒｅｓｔ
ａｇｕｎｇ ｄｅｒ ＦＫＴＧ（＝ Ｐｅｒｎｓｅｈｕ
ｎｄ Ｋｌｎｏｔｅｃｈｎｉｓｃｈｃ Ｇｅ５ｅｌｌｓ
ｃｈａｆ’ｔ）（Ｐｒｏｃｅｅｄｉｎｇｓ、 Ｐａｒｔ
２． ｏｆ’ ｔｈｅ １２ｔｈ ＡｎｎｕａｌＭｅ
ｅｔｌｎｇ ｏｆｔｈｅ ＰＫＴＧ）、 Ｇ、Ｄｒｅｃ
ｈｓｌｅｒ、 Ｍａｉｎｚ編集 １９８６年６月２日乃
至６日 ７０６ページ乃至７１６ページ 特に７１４ペ
ージ］に説明されている。
る規則は、文献［Ｔａｇｕｎｇｓｂａｎｄ 、 Ｔｅｉ
１２、１ｉｂｃｒ ｄｌｅ １２． Ｊａｈｒｅｓｔ
ａｇｕｎｇ ｄｅｒ ＦＫＴＧ（＝ Ｐｅｒｎｓｅｈｕ
ｎｄ Ｋｌｎｏｔｅｃｈｎｉｓｃｈｃ Ｇｅ５ｅｌｌｓ
ｃｈａｆ’ｔ）（Ｐｒｏｃｅｅｄｉｎｇｓ、 Ｐａｒｔ
２． ｏｆ’ ｔｈｅ １２ｔｈ ＡｎｎｕａｌＭｅ
ｅｔｌｎｇ ｏｆｔｈｅ ＰＫＴＧ）、 Ｇ、Ｄｒｅｃ
ｈｓｌｅｒ、 Ｍａｉｎｚ編集 １９８６年６月２日乃
至６日 ７０６ページ乃至７１６ページ 特に７１４ペ
ージ］に説明されている。
ここで記述されたようにマルチプレックス信号の形成に
よって、２つのデジタル信号のビットの簡単な並列と比
較してマルチプレックス信号中で１ビットは節約される
。例えば若し、デジタル信号が５ビット信号であるが、
ｎ−２２の振幅レベルしかそれによって表わさないので
あれば、マルチプレックス信号が１０に代わって９ビッ
トでよいことを意味する。若しこのマルチプレックス信
号が蓄積されているとしたら、記憶空間は必要とするＩ
Ｏビットのマルチプレックス信号の為のものより少ない
。
よって、２つのデジタル信号のビットの簡単な並列と比
較してマルチプレックス信号中で１ビットは節約される
。例えば若し、デジタル信号が５ビット信号であるが、
ｎ−２２の振幅レベルしかそれによって表わさないので
あれば、マルチプレックス信号が１０に代わって９ビッ
トでよいことを意味する。若しこのマルチプレックス信
号が蓄積されているとしたら、記憶空間は必要とするＩ
Ｏビットのマルチプレックス信号の為のものより少ない
。
前述の規則よりマルチプレックス信号は、加算器が後続
している定数乗算器により２つのディジタル信号から与
えられる。上記出典の７１５ページに述べられているよ
うに、ディマルチプレックスは、対応する逆数の法則、
即ち除算器とｎの逆数を形成する為の乗算器と加算器に
よって構成することができ、ｍ／ｎ−５ｌ＋ｓ２／ｎに
よって行われる。正確さの為から、この乗算器は、かな
り多くのビットを持たねばならない。数字で例を挙げる
と、１６ビットが必要である。集積回路のチップで非常
に多くの領域が必要なので、記憶装置の上記利益に付い
ては、相殺される。
している定数乗算器により２つのディジタル信号から与
えられる。上記出典の７１５ページに述べられているよ
うに、ディマルチプレックスは、対応する逆数の法則、
即ち除算器とｎの逆数を形成する為の乗算器と加算器に
よって構成することができ、ｍ／ｎ−５ｌ＋ｓ２／ｎに
よって行われる。正確さの為から、この乗算器は、かな
り多くのビットを持たねばならない。数字で例を挙げる
と、１６ビットが必要である。集積回路のチップで非常
に多くの領域が必要なので、記憶装置の上記利益に付い
ては、相殺される。
「発明の解決すべき課題」
従って、本発明の目的は、モノリシック集積回路として
実施されるなら、上述の乗算器などに必要とされるもの
より少ないチップ領域でよいような、上述のマルチプレ
ックス信号のためのマルチプレックス回路を与えること
である。
実施されるなら、上述の乗算器などに必要とされるもの
より少ないチップ領域でよいような、上述のマルチプレ
ックス信号のためのマルチプレックス回路を与えること
である。
「課題解決のための手段」
上記目的は、特許請求の範囲に記載された構成のディマ
ルチプレックス回路によって達成される。
ルチプレックス回路によって達成される。
この発明のｐ個の加算器は（ｐ＋１）ビットの加算器で
あるから、それらによって占められた領域の総計は、上
述の乗算器より実際かなり少ない（ｐ＋２）ビットの加
算器と、本来等しい。２ｐ−１個の遅延素子の内、ｐ個
は（ｐ＋１）ビット素子であり、１つはｐビット素子で
あり、そして残りｐ−３個の素子の第一素子は（ｐ−２
）ビット素子である。一方、別の各素子は前述のそれよ
り１ビット少ない。これもまた、集積回路チップ上の領
域を節約し、ｐ−１個の（ｐ＋１＞ビットのスイッチと
ｐビットのスイッチも、同様である。ｐ個のインバータ
とｐ個のｐ段のシフトレジスタもまた、少ない領域を占
め、この発明のディマルチプレックス回路は、上述の乗
算器等よりはるかに少ない領域を必要とするに過ぎない
ものであり、それは、むしろ好ましいものである。もし
、回路が０ＭＯ８技術を使って実現されるなら、例えば
領域内の節約される面積は２５％乃至５０％である。
あるから、それらによって占められた領域の総計は、上
述の乗算器より実際かなり少ない（ｐ＋２）ビットの加
算器と、本来等しい。２ｐ−１個の遅延素子の内、ｐ個
は（ｐ＋１）ビット素子であり、１つはｐビット素子で
あり、そして残りｐ−３個の素子の第一素子は（ｐ−２
）ビット素子である。一方、別の各素子は前述のそれよ
り１ビット少ない。これもまた、集積回路チップ上の領
域を節約し、ｐ−１個の（ｐ＋１＞ビットのスイッチと
ｐビットのスイッチも、同様である。ｐ個のインバータ
とｐ個のｐ段のシフトレジスタもまた、少ない領域を占
め、この発明のディマルチプレックス回路は、上述の乗
算器等よりはるかに少ない領域を必要とするに過ぎない
ものであり、それは、むしろ好ましいものである。もし
、回路が０ＭＯ８技術を使って実現されるなら、例えば
領域内の節約される面積は２５％乃至５０％である。
「実施例」
各接続ラインに転送された信号のビット数を示すために
各接続ラインは、一般にバスを表わすための短い斜線の
形で与える。ラインに２本以上の導体があるとき、その
斜線に添えられている分数の分子は、ラインに転送され
た信号のうち最下桁のビットを表わし、そして分母は最
上桁のビットを表わす。従って、ラインに１本の導体し
かないときは、その信号のビット数、つまりこのライン
に転送されたビット数は斜線に近接して書かれている。
各接続ラインは、一般にバスを表わすための短い斜線の
形で与える。ラインに２本以上の導体があるとき、その
斜線に添えられている分数の分子は、ラインに転送され
た信号のうち最下桁のビットを表わし、そして分母は最
上桁のビットを表わす。従って、ラインに１本の導体し
かないときは、その信号のビット数、つまりこのライン
に転送されたビット数は斜線に近接して書かれている。
マルチプレックス信号ｍは、形成の規則に従って、前述
のように２９−１ビットを持ち、２ｐ−１ビット素子で
ある第１の遅延素子ｖ１に供給される。第１の加算器ａ
ｔの第１の入力のｐ個の下位桁ビットは、第１の遅延素
子ｖｌの出力のうちｐ個の上位桁ビットに接続される。
のように２９−１ビットを持ち、２ｐ−１ビット素子で
ある第１の遅延素子ｖ１に供給される。第１の加算器ａ
ｔの第１の入力のｐ個の下位桁ビットは、第１の遅延素
子ｖｌの出力のうちｐ個の上位桁ビットに接続される。
そして、第１の入力の第（Ｐ＋１）’番目の上位桁ビッ
トは、０に接続されている。つまり２２ｐ−２から２ｐ
−１のウェイトのビットである。
トは、０に接続されている。つまり２２ｐ−２から２ｐ
−１のウェイトのビットである。
具体例をあげると、ｐ−５のとき、つまりマルチプレッ
クス信号ｍが９ビット信号であるとき、以上述べた事よ
り９番目から５番目のビットのウェイトは２８から２４
である。
クス信号ｍが９ビット信号であるとき、以上述べた事よ
り９番目から５番目のビットのウェイトは２８から２４
である。
遅延素子ｖｌの出力の内、ｐａｌ上位桁ビットつまりウ
ェイト２２ｐ−２から２ｐ−２のウェイトのビットは、
第１のスイッチｕｌの第１の入力に接続される。
ェイト２２ｐ−２から２ｐ−２のウェイトのビットは、
第１のスイッチｕｌの第１の入力に接続される。
ｐ−５のとき、以上述べられてきた様に９番目から４番
目のビットのウェイトは、２８から２３である。
目のビットのウェイトは、２８から２３である。
符号ビットを除いた加算器＋１の合計出力は、制御入力
が加算器・＋１のキャリー出力に接続されたスイッチｕ
１の第２の入力のｐ個の上位桁ビットに接続されている
。第１の入力の下位桁ビットは、第１のスイッチｕｌの
第２の入力へ接続される。ｐ−５のとき、第１の遅延素
子ｖｌの出力の第４のビット、つまりこれら２ビットに
接続されているマルチプレックス信号ｍの第４のビット
の、ウェイトは２３である。スイッチｕｌと以下図中に
描かれている他のスイッチの位置は加算器ａ１または他
の加算器のキャリー出力が０つまり低レベル、２進数信
号レベルＨ，ＬのＬレベルの場合について、図に示され
ている。スイッチｕｌの出力は第２の遅延素子ｖ２に送
られる。
が加算器・＋１のキャリー出力に接続されたスイッチｕ
１の第２の入力のｐ個の上位桁ビットに接続されている
。第１の入力の下位桁ビットは、第１のスイッチｕｌの
第２の入力へ接続される。ｐ−５のとき、第１の遅延素
子ｖｌの出力の第４のビット、つまりこれら２ビットに
接続されているマルチプレックス信号ｍの第４のビット
の、ウェイトは２３である。スイッチｕｌと以下図中に
描かれている他のスイッチの位置は加算器ａ１または他
の加算器のキャリー出力が０つまり低レベル、２進数信
号レベルＨ，ＬのＬレベルの場合について、図に示され
ている。スイッチｕｌの出力は第２の遅延素子ｖ２に送
られる。
遅延素子ｖｌの出力のｐ−２の下位桁ビットは、第３の
遅延素子ｖ３に送られる。これらのビットは、ウェイト
２ Ｐ−３から２０である。従って、遅延素子ｖ３は、
（Ｐ−２）ビット素子である。
遅延素子ｖ３に送られる。これらのビットは、ウェイト
２ Ｐ−３から２０である。従って、遅延素子ｖ３は、
（Ｐ−２）ビット素子である。
図に示すように、この発明のディマルチプレックス回路
は今までのところで述べられてきた“セル°と、“プレ
ステージ゛の反復配列を含む。
は今までのところで述べられてきた“セル°と、“プレ
ステージ゛の反復配列を含む。
“セル”は加算器ａｔ、スイッチｕＬ遅延素子ｖ２゜そ
して遅延素子ｖ３から成立ち、一方“プレステージ°は
遅延素子ｖ１である。反復配列はｐ−１個のセルｚ１．
ｚ２．−． ｚｐ−１から成る。
して遅延素子ｖ３から成立ち、一方“プレステージ°は
遅延素子ｖ１である。反復配列はｐ−１個のセルｚ１．
ｚ２．−． ｚｐ−１から成る。
セルｚ１に後続して、第２の加算器ａ２．第２のスイッ
チｕ２．そして第４の、第５の遅延素子ｖ４．ｖ５から
成るセルｚ２が配置されている。第２の遅延素子ｖ２の
出力の全てのビットは加算器ａ２の第１の入力に接続さ
れ、そしてｐの下位桁ビットは第２のスイッチｕ２の第
１の入力のｐの上位桁ビットに接続されている。符号ビ
ットを除いた加算器ａ２の合計出力の全てのビットは、
制御入力が加算器ａ２のキャリー出力に接続されている
スイッチｕ２の第２の入力のｐの上位桁ビットに接続さ
れている。スイッチｕ２の２つの入力のうち下位桁ビッ
トは遅延素子■３の出力のうち上位桁ビットに接続され
る。従ってこれは、マルチプレックス信号ｍの第（Ｐ−
２）番目のビットである。つまりｐ−５のとき、この信
号の第３のビット（ウェイトは２２）である。遅延素子
ｖ３の出力のうち下位桁ビットｐ−３が遅延素子ｖ５の
入力へ接続される。つまりｐ−５のとき第１と第２のビ
ットである。従って、遅延素子ｖ５は、（ｐ−１）ビッ
ト素子である。
チｕ２．そして第４の、第５の遅延素子ｖ４．ｖ５から
成るセルｚ２が配置されている。第２の遅延素子ｖ２の
出力の全てのビットは加算器ａ２の第１の入力に接続さ
れ、そしてｐの下位桁ビットは第２のスイッチｕ２の第
１の入力のｐの上位桁ビットに接続されている。符号ビ
ットを除いた加算器ａ２の合計出力の全てのビットは、
制御入力が加算器ａ２のキャリー出力に接続されている
スイッチｕ２の第２の入力のｐの上位桁ビットに接続さ
れている。スイッチｕ２の２つの入力のうち下位桁ビッ
トは遅延素子■３の出力のうち上位桁ビットに接続され
る。従ってこれは、マルチプレックス信号ｍの第（Ｐ−
２）番目のビットである。つまりｐ−５のとき、この信
号の第３のビット（ウェイトは２２）である。遅延素子
ｖ３の出力のうち下位桁ビットｐ−３が遅延素子ｖ５の
入力へ接続される。つまりｐ−５のとき第１と第２のビ
ットである。従って、遅延素子ｖ５は、（ｐ−１）ビッ
ト素子である。
図の中で、セル２・・・は任意の数であるため、セルｚ
ｌ、 ｚ２について示された構成は対応し続き、最後の
セルｚｐ−１に至ることが、破線によって示される。こ
の最後のセルは、加算器ａｐ−１，スイッチｕｐ−１，
そして遅延素子ｖ２ｐ−２から成っている。なぜなら、
遅延素子ｖ３． ｖ５に対応している遅延素子は、この
セルには存在しないからである。これらの遅延素子の最
後、つまり（２ｐ−３）番目の遅延素子は、先行するセ
ルｚｐ−１に含まれる。この先行するセルは、示されて
おらず、参照記号ｚｐ−２で表わすことにする。
ｌ、 ｚ２について示された構成は対応し続き、最後の
セルｚｐ−１に至ることが、破線によって示される。こ
の最後のセルは、加算器ａｐ−１，スイッチｕｐ−１，
そして遅延素子ｖ２ｐ−２から成っている。なぜなら、
遅延素子ｖ３． ｖ５に対応している遅延素子は、この
セルには存在しないからである。これらの遅延素子の最
後、つまり（２ｐ−３）番目の遅延素子は、先行するセ
ルｚｐ−１に含まれる。この先行するセルは、示されて
おらず、参照記号ｚｐ−２で表わすことにする。
（ｐ−１）番目の加算器ａｐ−１の第１の入力は、先行
する（２ｐ−４）番目の遅延素子（示されていない）の
出力に接続されている。この遅延素子の出力の下位桁の
ｐのビットは、（ｐ−１）番目のスイッチｕｐ−１の第
１の入力のうち、上位桁ｐのビットに接続されている。
する（２ｐ−４）番目の遅延素子（示されていない）の
出力に接続されている。この遅延素子の出力の下位桁の
ｐのビットは、（ｐ−１）番目のスイッチｕｐ−１の第
１の入力のうち、上位桁ｐのビットに接続されている。
加算器ａｐ−１の合計出力の符号ビットを除く全てのビ
ットは、制御入力が加算器ａｐ−１のキャリー出力に接
続されているスイッチｕｐ−１の第二人力のうち、上位
桁ｐのビットに接続されている。
ットは、制御入力が加算器ａｐ−１のキャリー出力に接
続されているスイッチｕｐ−１の第二人力のうち、上位
桁ｐのビットに接続されている。
スイッチｕｐ−１の２つの入力のそれぞれの下位桁ビッ
トは、図に示されていない上記の（２ｐ−３）番目の遅
延素子の出力に、接続されている。このビットは、マル
チプレックス信号ｍの下位桁ビットである。
トは、図に示されていない上記の（２ｐ−３）番目の遅
延素子の出力に、接続されている。このビットは、マル
チプレックス信号ｍの下位桁ビットである。
反復アレイの中でセルｚｐ−１に続いて、“最終段”が
設けられている。この最終段は、ｐ番目の加算器ａｐＳ
ｐ番目のスイッチ肚、そして（２ｐ−１）番目の遅延素
子ｖ２ｐ−１から成っている。遅延素子Ｖ２ｐ−１は最
後の遅延素子であり、そしてスイッチ■に後続している
。遅延素子ｖ２ｐ−１の出力は、第２のデジタル信号ｓ
２を与える。
設けられている。この最終段は、ｐ番目の加算器ａｐＳ
ｐ番目のスイッチ肚、そして（２ｐ−１）番目の遅延素
子ｖ２ｐ−１から成っている。遅延素子Ｖ２ｐ−１は最
後の遅延素子であり、そしてスイッチ■に後続している
。遅延素子ｖ２ｐ−１の出力は、第２のデジタル信号ｓ
２を与える。
遅延素子ｖ２ｐ−２の出力の全てのビットは、加算器ａ
ｐの第１の入力に接続されている。そして、符号ビット
を除いたすべてのビットはスイッチｕｐの第１の入力の
ｐのビットだけに接続されている。
ｐの第１の入力に接続されている。そして、符号ビット
を除いたすべてのビットはスイッチｕｐの第１の入力の
ｐのビットだけに接続されている。
加算器ａｐの合計出力は、スイッチ社の第２の入力のｐ
ビットだけに接続されている。スイッチｕｐの制御入力
は、加算器ａｐのキャリー出力に接続されている。
ビットだけに接続されている。スイッチｕｐの制御入力
は、加算器ａｐのキャリー出力に接続されている。
全ての加算器ａ１・・・ａｐの第２の入力は、ｎのマイ
ナスの値、つまり“−ｎ″に対応している二進ワ−ドを
供給される。従って、ｎが実在するディマルチプレック
ス回路の中で一定ならば、加算器は一定の加算器として
構成することができる。むしろ、−〇は２の補数表現で
加算器に与えられる。
ナスの値、つまり“−ｎ″に対応している二進ワ−ドを
供給される。従って、ｎが実在するディマルチプレック
ス回路の中で一定ならば、加算器は一定の加算器として
構成することができる。むしろ、−〇は２の補数表現で
加算器に与えられる。
遅延素子Ｖ・・・のそれぞれによって与えられた遅延は
、図に示されたクロック発生装置ｔｇによって与えられ
たクロック信号ｔの周期に等しい。クロック発生装置ｔ
ｇは、通常の大型デジタルシステムと同様に、サブ回路
のクロック信号を供給し、クロックし、及び／または、
同期する。
、図に示されたクロック発生装置ｔｇによって与えられ
たクロック信号ｔの周期に等しい。クロック発生装置ｔ
ｇは、通常の大型デジタルシステムと同様に、サブ回路
のクロック信号を供給し、クロックし、及び／または、
同期する。
第１のデジタル信号ｓｌは、加算器ａｌ・・・ａｐのキ
ャリー信号から形成する。これより、これらのそれぞれ
の信号は、ｐ個のインバータｉｆ・・・１ｐの一つに供
給される。インバータ１１・・・ｉｐの出力は、ｐ個の
ｐ段シフトレジスタｓｒｌ・・・ａｒｐの一つの入力と
それぞれ結合される。これらのシフト信号はクロック信
号ｔである。第１のデジタル信号ｓｌの個々のビットは
、シフトレジスタｓｒ・・・のうちの一つの１段から与
えられる。即ち、第１のシフトレジスタｓｒｌのｐ番目
の段ｐからのウェイト２ｐ−１のビット、第２のシフト
レジスタｓｒ２の（ｐ−１）番目の段からのウェイト２
ｐ−２のビット、・・・、（ｐ−１）番目のシフトレジ
スタ５ｒｐ−１の第２の段からのウェイト２１のビット
、そしてｐ番目のシフトレジスタｓｒｐの第１の段から
のウェイト２０のビットである。
ャリー信号から形成する。これより、これらのそれぞれ
の信号は、ｐ個のインバータｉｆ・・・１ｐの一つに供
給される。インバータ１１・・・ｉｐの出力は、ｐ個の
ｐ段シフトレジスタｓｒｌ・・・ａｒｐの一つの入力と
それぞれ結合される。これらのシフト信号はクロック信
号ｔである。第１のデジタル信号ｓｌの個々のビットは
、シフトレジスタｓｒ・・・のうちの一つの１段から与
えられる。即ち、第１のシフトレジスタｓｒｌのｐ番目
の段ｐからのウェイト２ｐ−１のビット、第２のシフト
レジスタｓｒ２の（ｐ−１）番目の段からのウェイト２
ｐ−２のビット、・・・、（ｐ−１）番目のシフトレジ
スタ５ｒｐ−１の第２の段からのウェイト２１のビット
、そしてｐ番目のシフトレジスタｓｒｐの第１の段から
のウェイト２０のビットである。
発明の動作を数値例、すなわち、デジタル信号ｓ１．
ｓ２の具体的な値と、マルチプレックス信号ｍの結果の
値を借りて説明しよう。ｎ＝２２． ｐ＝５と、仮定し
よう。つまり、２つのアナログ信号は、それぞれ２２（
のみ）の振幅レベルによってデジタル化されている。
ｓ２の具体的な値と、マルチプレックス信号ｍの結果の
値を借りて説明しよう。ｎ＝２２． ｐ＝５と、仮定し
よう。つまり、２つのアナログ信号は、それぞれ２２（
のみ）の振幅レベルによってデジタル化されている。
２つのデジタル信号に次の値を持たせる。
５ｌ＝０１００１ （−１０進数 ９）ｓ２−０１１
０１ （−１０進数 １３）マルチプレックス信号は
、その時 ｍ−０１１０１００１１（＝ｌＯ進数２１１−２２Ｘ
９４１３）逆数構成の法則を適用すると、 ｍ／ｎ−５ｌ＋ｓ２／ｎ。
０１ （−１０進数 １３）マルチプレックス信号は
、その時 ｍ−０１１０１００１１（＝ｌＯ進数２１１−２２Ｘ
９４１３）逆数構成の法則を適用すると、 ｍ／ｎ−５ｌ＋ｓ２／ｎ。
１０進数 ２２−２進数 １０１１０ は２の補数−
〇に対して、 −ｎ＝１０１０１０ （上位桁ヒツト、ツマリ一番左
手の１は符号ビットである） 結果は ｍ／ｎ−１０進数 ２１１／２２−９．５９０９０９−
・・小数点の左の数字は、既にＳｌである。点の右の部
分、つまりｌＯ進数０．５９０９０９・・・に、更にｎ
を掛けると、ｓ２を得る。
〇に対して、 −ｎ＝１０１０１０ （上位桁ヒツト、ツマリ一番左
手の１は符号ビットである） 結果は ｍ／ｎ−１０進数 ２１１／２２−９．５９０９０９−
・・小数点の左の数字は、既にＳｌである。点の右の部
分、つまりｌＯ進数０．５９０９０９・・・に、更にｎ
を掛けると、ｓ２を得る。
ｓ２Ｊ、５９０９０−Ｘ ２２−１２．９９−−−−
１３“直接の”除法と余りを決定することで、同様の結
果を得る。： ２１に２２−９ ９−ｓｌ １３−ｓ２ 発明のディマルチプレックス回路と、その動作は、この
“直接の２除法に基ずいている。個々の段階は、次の通
りである。： ■、セルｚ１： ００１１０１００１１ ＋１の加数としてｍの５番目
から９番目のビット 最下桁ビットがゼロ １０１０１０ ａｌ内の一〇の加算１１０１１１
第６ビットー１．１１により反転。
１３“直接の”除法と余りを決定することで、同様の結
果を得る。： ２１に２２−９ ９−ｓｌ １３−ｓ２ 発明のディマルチプレックス回路と、その動作は、この
“直接の２除法に基ずいている。個々の段階は、次の通
りである。： ■、セルｚ１： ００１１０１００１１ ＋１の加数としてｍの５番目
から９番目のビット 最下桁ビットがゼロ １０１０１０ ａｌ内の一〇の加算１１０１１１
第６ビットー１．１１により反転。
ｓｌの第５ビット−〇を与える。
２、セルｚ２：
０１１０１Ｑ ａｔ−１からキャリーの為に、ｕ
ｌはａ２の加数としてｍの６つの上位桁ビ ットを選ぶ。
ｌはａ２の加数としてｍの６つの上位桁ビ ットを選ぶ。
１０１０１０ ａ２内の一〇の加算。
１０００１００ 第６ビットーキヤリーー０．１
２により反転、 ｓｌの第４ビット−１を 与える。
２により反転、 ｓｌの第４ビット−１を 与える。
３、セル“ｚ３° （図示せず）：
００１０００ 、ａ２Ｊからキャリーの為に、ｕ２
は“ａ３”の加数としてａ２の出力の内 ５つの下位桁ビット（符号ビット を除く）を、最下桁ビットとして ｍの第５ビットと共に選ぶ。
は“ａ３”の加数としてａ２の出力の内 ５つの下位桁ビット（符号ビット を除く）を、最下桁ビットとして ｍの第５ビットと共に選ぶ。
１０１０１０ “ａ３”内の一〇の加算１１００
１０ 第６ビットーキヤリーー１゜“１３”によ
り反転、 ｓｌの第３ビット−〇を与える。
１０ 第６ビットーキヤリーー１゜“１３”によ
り反転、 ｓｌの第３ビット−〇を与える。
４、セル’ｚ４’ （−図中のセルｚｐ−１）
：０１０００１ ’ａ３” −１からキャリーの
ため、“ｕ３”は′ａ４＃の加数としてｕ２ ［ａ２（ＪＯｌｏｏＯ）の出力とｍ （−０）の第３ビ
ットから形成する信号 ００１０００の内５つの下位桁ビット ０１０００がある。］の出力のうち、 符号ビットを除いた５つの下位桁 ビットを、最下桁ビットとしてｍ の第２ビット（−１）と共に選ぶ。
：０１０００１ ’ａ３” −１からキャリーの
ため、“ｕ３”は′ａ４＃の加数としてｕ２ ［ａ２（ＪＯｌｏｏＯ）の出力とｍ （−０）の第３ビ
ットから形成する信号 ００１０００の内５つの下位桁ビット ０１０００がある。］の出力のうち、 符号ビットを除いた５つの下位桁 ビットを、最下桁ビットとしてｍ の第２ビット（−１）と共に選ぶ。
ｔｏｉｏｔｏ “ａ４”内の−ｎの加算１１１０
１１ 第６ビットーキヤリーー１゜１１４′によ
り反転、 ｓｌの第２ビット−〇を与える。
１１ 第６ビットーキヤリーー１゜１１４′によ
り反転、 ｓｌの第２ビット−〇を与える。
５、最終段：
１０００１１ ’ａ４−−１からキャリーの為、
“ｕ４”は“ａ５” （−ａｐ）の加数として “ｕ３゛［“ａ４″の加数の５つの下 位桁ビット１０００１がある。（上記 −４，の下部を参照）〕の出力のうち 符号ビットを除いた５つの下位桁 ビットを、最小桁ビットとしてｍ の第１ビット（−１）と共に選ぶ。
“ｕ４”は“ａ５” （−ａｐ）の加数として “ｕ３゛［“ａ４″の加数の５つの下 位桁ビット１０００１がある。（上記 −４，の下部を参照）〕の出力のうち 符号ビットを除いた５つの下位桁 ビットを、最小桁ビットとしてｍ の第１ビット（−１）と共に選ぶ。
１０１０１０ ’ａ５”内の−ｎの加算。
１００１１０１ 第６ビットーキヤリーー〇。
“１５” （−１ｐ）により反転、 ｓｌの第１ビッ
ト−１を与える。ｓｌは従 って０１００１である。“ａ５”−〇からキャリーの為
に、′ｕ５”はデジ タル信号ｓ？ｏＩＬＯ１として“ａ５“の出力のうち５
つの下位桁ビットを 選ぶ。
ト−１を与える。ｓｌは従 って０１００１である。“ａ５”−〇からキャリーの為
に、′ｕ５”はデジ タル信号ｓ？ｏＩＬＯ１として“ａ５“の出力のうち５
つの下位桁ビットを 選ぶ。
従って、ｍの例示的な値の構成の為仮定されたｓｌ、
ｓ２の値は、回復される。
ｓ２の値は、回復される。
本発明に従ったディマルチプレックス回路は、集積回路
技術、とりわけＭＯ８技術を使用して実現することが好
ましい。それは、巨大な集積回路の一部分することがで
きるが、しかし別個の集積回路として構成することもで
きる。
技術、とりわけＭＯ８技術を使用して実現することが好
ましい。それは、巨大な集積回路の一部分することがで
きるが、しかし別個の集積回路として構成することもで
きる。
図はこの発明の１実施例の回路図を示す。
Ｖ・・・遅延素子、ａ・・・加算器、Ｕ・・・スイッチ
、ｐ・・・デジタル信号のビット番号、■・・・マルチ
プレックス信号、ｓｌ、ｓ２・・・第１．第２のデジタ
ル信号、ｔ・・・クロック信号、ｎ・・・振幅レベル、
■・・・インバータ、Ｓ「・・・シフトレジスタ。 出願人代理人 弁理士 鈴江武彦
、ｐ・・・デジタル信号のビット番号、■・・・マルチ
プレックス信号、ｓｌ、ｓ２・・・第１．第２のデジタ
ル信号、ｔ・・・クロック信号、ｎ・・・振幅レベル、
■・・・インバータ、Ｓ「・・・シフトレジスタ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 パルスがクロック信号（ｔ）のパルス反復速度で生じ、
第１のデジタル信号（ｓ１）と第２のデジタル信号（ｓ
２）から形成され、それらは連続する二進数コードで与
えられ、冗長で２＾ｐの可能な最大な振幅レベルの代わ
りにｎの振幅レベルだけによってそれぞれアナログ信号
を表わし、ここでｐはデジタル信号の個々のビット番号
であり、そしてｎは、２ｌｄｎ≦２ｐ−１の関係を満た
し、公式ｍ＝ｎｓ１＋ｓ２に従っているところの、マル
チプレックス信号（ｍ）のためのディマルチプレックス
回路において、（２ｐ−１）ビットのマルチプレックス
信号（ｍ）は、第１の遅延素子に供給され、 第１の加算器の第１の入力の下位桁ｐビットは、第１の
遅延素子の出力のうち上位桁ｐのビットに接続されてお
り、この第１の入力の（ｐ＋１）番目の上位桁ビットは
、０を与えられ、 第１の遅延素子の出力のうちｐ＋１の上位桁ビットは、
第１のスイッチの第１の入力へ送られ、そして第１の加
算器の出力の合計は第２の入力の上位桁ｐビットに接続
され、一方第１の入力の最下桁ビットは第１のスイッチ
の第２の入力へ接続されており、第１のスイッチの制御
入力は第１の加算器のキャリー出力へ接続されており、 第１のスイッチに接続して、第２の遅延素子が配置され
、 第１の遅延素子の出力のうちｐ−２の下位桁ビットは、
第３の遅延素子へ送られ、 第２の加算器の第１の入力は第２の遅延素子の出力に接
続されており、 第２の遅延素子の出力の上位桁ｐのビットは、第２のス
イッチの第１の入力の上位桁ｐビットへ接続され、第２
の加算器の合計出力は第２のスイッチの第２の入力の上
位桁ｐビットに接続され、その制御入力は第２の加算器
のキャリー出力に接続され、第２のスイッチの２つの入
力のそれぞれの最下桁ビットは第３の遅延素子の出力の
最上桁ビットに接続され、 第２のスイッチに継続して第４の遅延素子が配置され、 第３の遅延素子の出力のうち下位桁ｐ−３ビットは第５
の遅延素子に送られ、以下同様の構成が設けられ、 （ｐ−１）番目の加算器の第１の入力は（２ｐ−４）番
目の遅延素子の出力へ接続され、 （２ｐ−４）番目の遅延素子の出力の下位桁ｐビットは
、（ｐ−１）番目のスイッチの第１の入力の上位桁ｐビ
ットに接続され、そして（ｐ−１）番目の加算器の合計
出力は（ｐ−１）番目のスイッチの第２の入力の上位桁
ｐビットに接続され、その制御入力は（ｐ−１）番目の
加算器のキャリー出力に接続され、（ｐ−１）番目のス
イッチの２つの入力のそれぞれの最下桁ビットは、（２
ｐ−３）番目の遅延素子の出力に接続され、 （ｐ−１）番目のスイッチに後続して（２ｐ−２）番目
の遅延素子が配置され、 ｐ番目の加算器の第１の入力は（２ｐ−２）番目の遅延
素子の出力に接続され、 （２ｐ−１）番目の遅延素子の出力の下位桁ｐビットは
ｐビットのｐ番目のスイッチの第１の入力に送られ、そ
してｐ番目の加算器の合計出力はｐ番目のスイッチの第
２の入力に結合され、その制御入力はｐ番目の加算器の
キャリー出力に接続され、ｐ番目のスイッチに後続して
（２ｐ−１）番目の遅延素子が配置され、その出力は第
２のデジタル信号（ｓ２）であり、 全て（ｐ＋１）ビットであるｐ個の加算器のそれぞれの
第２の入力は、ｎのマイナスの値に対応する二進ワード
（“−ｎ”）を供給され、これらの加算器の合計出力は
、個々の符号ビットを除いて関係するスイッチの第２の
入力に供給され、 ｐ−１個の第１のスイッチは、（ｐ＋１）ビットのスイ
ッチであり、 ｐ個の加算器のそれぞれのキャリー出力は、ｐ個のイン
バータの１つを経てｐ個のｐ段のシフトレジスタの１つ
の直列入力へ接続され、そのシフト信号はクロック信号
（ｔ）であり、 第１のデジタル信号（ｓ１）の個々のビットは、シフト
レジスタの１つの段からそれぞれ与えられ、それは、 第１のシフトレジスタのｐ番目の段から、ウェイト２＾
ｐ＾−＾１のビットが、 第２のシフトレジスタの（ｐ−１）番目の段から、ウェ
イト２＾ｐ＾−＾２のビットが、取出されるように各シ
フトレジスタから順次与えられ、最後に、ｐ番目のシフ
トレジスタの第１の段から、ウェイト２＾０のビットが
与えられることを特徴とするマルチプレックス信号（ｍ
）のためのディマルチプレックス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP87117254A EP0317654B1 (de) | 1987-11-24 | 1987-11-24 | Demultiplexschaltung für ein Multiplexsignal |
| EP87117254.0 | 1987-11-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166257A true JPH01166257A (ja) | 1989-06-30 |
Family
ID=8197468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63294838A Pending JPH01166257A (ja) | 1987-11-24 | 1988-11-24 | マルチプレックス信号のためのデイマルチプレックス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4862455A (ja) |
| EP (1) | EP0317654B1 (ja) |
| JP (1) | JPH01166257A (ja) |
| DE (1) | DE3780823D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450339A (en) * | 1991-10-10 | 1995-09-12 | Harris Corp | Noncanonic fully systolic LMS adaptive architecture |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3302008A (en) * | 1964-01-16 | 1967-01-31 | Exxon Production Research Co | Multiplication device |
| DE2330263A1 (de) * | 1973-06-14 | 1975-01-09 | Licentia Gmbh | Uebertragungs- und vermittlungsverfahren mit hilfe der amplitudenselektion |
| US4381550A (en) * | 1980-10-29 | 1983-04-26 | Sperry Corporation | High speed dividing circuit |
| US4797852A (en) * | 1986-02-03 | 1989-01-10 | Intel Corporation | Block shifter for graphics processor |
-
1987
- 1987-11-24 DE DE8787117254T patent/DE3780823D1/de not_active Expired - Fee Related
- 1987-11-24 EP EP87117254A patent/EP0317654B1/de not_active Expired - Lifetime
-
1988
- 1988-11-21 US US07/274,154 patent/US4862455A/en not_active Expired - Fee Related
- 1988-11-24 JP JP63294838A patent/JPH01166257A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0317654A1 (de) | 1989-05-31 |
| US4862455A (en) | 1989-08-29 |
| DE3780823D1 (de) | 1992-09-03 |
| EP0317654B1 (de) | 1992-07-29 |
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