JPH01166269A - 画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は５画像信号処理を行うに好適な画像専用メモリ
に関する。

〔従来の技術〕

ディジタル映像機器におい１．ラインメモリやフィール
ドメモリは、（し形フィルタや空間フィルタ等の画像信
号処理において用いられる重要なデバイスの１つである
。ラインメモリＩＣの例として、［口径エレクトロニク
スＪ　　１９８６年１　月２７日号、　Ｎ０ｊ８７．Ｐ
Ｐ、９２〜９４　ＫＮける［標準テレビ方式に用途を絞
った約ＩＫ８８ビットの画像専用ダイナミックメモリ」
と題する論文に論じられているＮＴＳＣ：方式専用のラ
インメモリＩＣと。

１’ＡＬ方式専用のラインメモリＩＣがある。それぞれ
が分解能８ビツト、標本化周波数４・／ｓｃ（／ｓｃは
色副搬送波の周波数とする）で標本化された１水平走査
線分のビデオ信号ケ記憶でき、メモリ容量はそれぞれ、
ｆ３　Ｘ　９１０ビツトおよび８Ｘ１１３５ビツトであ
る。直列データを非同期に入力し、誉込み用と絖出し用
とにそれぞれアドレス発生回路を内蔵する。このアドレ
ス発生回路においてライトアドレスおよびリードアドレ
スは、それぞれ外部より与えられるライトリセットおよ
びリードリセット信号により初期化され、外部より与え
られるライトクロックおよびリードクロック信号によシ
値が更新される。入力データをメモリ上のある番地に誓
込み５次にその番地の読出しを行うまでの時間が遅延時
間となるので、このライトリセットとリードリセットに
よシ、遅延時間ン設定することが可能である。

〔発明が解決しようとする問題虚〕

上記従来技術では、データの遅延時間ケ設定するために
ライトリセットとリードリセットの２つの信号の制御が
必要であり、メモＩＪ　Ｉ　Ｃの端子数の増加を招いて
いた。

本発明の目的は、メモリ装置の端子数を増大することな
く、容易に遅延時間の制御が行える画像メモリ１提供す
ることにある。

〔問題点乞解決する九めの手段〕

上記目的を達成するために１本発明の画像メモリでは、
外部から入力される制御信号の立上りエツジと立下りエ
ッジを検出し、両エツジでライトアドレスおよびリード
アドレス発生回路する。

〔作用〕

上記の技術的手段により、制御信号の豆上り（あるいは
立下ねりエッジのタイミングでライトアドレスか初期化
された後、順次発生されるライトアドレスに従って入力
データがメモリに書込まれていく。又、制御信号の立下
シ（あるいは豆上りりエッジのタイミングでリードアド
レスが初期化された後、順次発生されるリードアドレス
に従ってデータが読出される。従って、制御信号の立上
り（あるいは立下り）から立下）（あるいは立上り）ま
での期間、すなわち制御信号のパルス幅？変化させるこ
とによシ、本画像メモリにおけるデータの遅延時間を制
御することが可能になる。

〔実施例〕

以下、本発明の一実施例〉第１図により説明する。

第１＠において１はメモリ部、２はライトアドレス発生
回路、ｓｒ４リードアドレス発生回路、４は立下りエッ
ジ検出回路、５は立上りエツジ検出回路、６は映像デー
タ１ｆの入力端子、７は映像データ１ｊの出力端子、８
はクロック信号１ａの入力端子、９はリセット信号１４
の入力端子である。ここでメモリ部１はデータのライト
とリードとが独立に行えるものとする。本実施例の動作
を第５図のタイミングチャートを用いて説明する。第５
図において１ａは入力端子８からのクロック信号、１に
は入力端子９からのリセット信号、ｌｃは立上りエツジ
検出回路５の出力信号、１ｄは立下りエツジ検出回路４
の出力信号、１４はライトアドレス発生回路２からのラ
イトアドレス、１ｆＢリ一ドアドレス発生回路３からの
リードアドレス、１ｉｎ状像入力データ、ＩＪは映像出
力データである。

立上り検出回路５と立下り検出回路４μ、それぞれ入力
端子９からのリセット信号１にの立上り。

および立下りを検出しそれぞれ第５囚中１ｃ、および１
ｄに示すようなタイミングでパルスを発生する。

ライトアドレス発生回路２はクロック信号１ｔＬの立上
シのタイミングで動作し、ライトアドレス１４は第５図
に示すようにリセット信号１洛の立上り検出パルスＩＯ
Ｋよシアドレス値ＡＯに初期化され、その後クロック信
号１Ｇの入力毎にＡｔ　、Ａ２　、Ａ３・・・・・・と
値が更新される。又、リードアドレス発生回路５にクロ
ック信号１ａの立上りタイミングで動作し、リードアド
レス１ｆは第５＠に示すようにリセット信号１４の立下
り検出パルス１ｄ、Ｖｃよシアドレス値へ〇に初期化さ
れ、その後クロック信号１ａの入力毎に。

ＡＩ、Ａ２．Ａ５・・・・・・と値が更新される。入力
端子６から入力されたａｔｅテータ入力１ｔ？ライトア
ドレス１４によシ指定されるメモリ部１の領域への！込
む。こうしｉＦ込まれたデータを、リードアドレス１ｆ
ｙ−よシ指定されるメモリ部１の領域より胱出す。この
映謙入カテータ１ｔと映飲出力データ１ムのタイミング
チャートに示す。第６図の例において。

吠像入カテータ１を中のデータＬ）０が書込まれてから
、出力データ１Ａ中のデータＬＩＯが読出されるまでの
第５図中アで示し九時間がデータの遅延時間である。第
６図の例ではクロック信号１ａの４周期分の遅延が得ら
れる。すなわち、リセット信号１４の立上りエツジのタ
イミングでライトアドレス１４を初期化してから、リセ
ット信号１ｂの立下りエツジのタイミングでリードアド
レス１ｆを初期化するまでの時間がデータの遅延時間で
ある。従り℃。

本実施例では必中イで示したリセット信号１洛のパルス
幅を変化させることによってデータの遅延時間を制御す
ることが可能である。

第２図に本発明の他の実施例を示す。第２図において１
０はライトデータレジスタ。１１ｉｊリードデータレジ
スタ、１２は切替回路、１５はライトクロック信号１Ａ
の入力端子、１４はリードクロック信号１Ｊ−の入力端
子であり、その他の部分は第１図の実施例と同じである
。第２図の冥施列でにメモリ部１は曹込みと読出しとが
同時には行えず、さらにメモリのアクセスタイムが入出
力データのサイクルタイムよυ長いものとする。第２図
の実施例において入力端子６からの映像入力データ１ｔ
をライトデータレジスタ１０へ導き、データのシリアル
ーハラレル変換を行い、実質的なサイクルタイムを長（
して、このパラレルデータ１Ｌをまとめてメモリ部１へ
書込む。又、メモリ部１から読出したパラレルデータ１
ｊをまとめてリードレジスタ１１へ導き、これをパラレ
ル−シリアル変換して元のサンプリングレートの信号１
Ａに戻して出力端子７へ出力する。切替回路１２はライ
トアドレス１４とリードアドレス１ｔとを切替えてメモ
リ部１へ出力する。

この切替は、ライトデータレジスタ１０に映像入力デー
タが所望のビット分だけ格納された後にメモリ部１への
薔込みを行い、リードレジスタ１１内の映像出力データ
がすべて出力された後にメモリ部１から次のパラレルデ
ータの読出しを行うように制御する。第２図の実施例で
は、リードとライトでクロックを別系統としているので
、データの非同期入出力が可能である。

第４図および第５図に両エツジ検出回路の例を示す。第
４図８よび第５囚において４１燻インバータ、４２はＡ
ＮＬ）回路、４６はＮＯＲ回路、４４は立上υエツジ検
出信号の出力端子、４５は立下υエツジ検出信号の出力
端子、５１はラッチ回路である。

第４図において、入力端子９からのリセット信号１−８
ヲインバータ４１へ等（。このインバータ４１の出力と
リセット信号１６とのＡＮＤを敗ることによシ出力端子
４４　Ｋはリセット信号１にの立上りエッジ検出信号１
りが得られる。又、両信号のＮＯＲを取ることにより出
力端子４５には立下９工ツジ検出信号１ｄが得られる。

インバータ４１の遅延時間が検出信号１Ｇおよび１ｔｔ
の検出パルス幅となる。

第５図の例は、第４図に？い℃インバータ４１をラッチ
回路５１に置換えたものであり、リセット信号１ｋをク
ロック信号１αの立上υエツジのタイミングでラッチす
る。リセット信号１にとラッチ回路５１の反転出力との
ＡＮＤ及びＮＯＲを取ることにより、立上り検出信号１
Ｇ及び立下りエッジ検出信号１ｄを得る。第５図の例で
は、両エツジ検出信号は１Ｇおよび１ｄはクロック信号
１ａに同期しているので１例えば第１図においてアドレ
ス発生回路２および６におけるアドレスの同期リセット
を行うことが可能である。第５図の回路では立上りエツ
ジ検出回路と立下りエツジ検出回路とでラッチ回路５１
を兼用しているが、第２図の実施例のようにライトとリ
ードで別のクロックを用いる場合には。

エツジ検出回路は立上りエツジと立下りエツジとで別の
回路とし、それぞれライトクロックあるいはリードクロ
ックを用いてエツジ検出を行う必要がある。

第６図に本発明による他の実施例を示す。第６図に８い
て、６１は入出力データ１Ｐを入力データ１ｔと出力デ
ータ１Ａとに分け℃入出力する入出力回路、６２はラッ
チ回路、その他の部分で第１図及び第２図の実施例と同
じ部分については同じ符号を付けである。第７図は、第
６図の実施例の回路動作を示すタイミングチャートであ
る。

第６図においてメモリ１はデータのライトとリードとが
同時には行えないタイプのものであるとする。ライトア
ドレス発生回路２とリードアドレス発生回路５とは、第
７囚のタイミングチャートに示すよ５にクロック信号１
ａの立上シのタイミングでそれぞれライトアドレス１４
とリードアドレス１ｆの値を更新する。切替回路１２）
ｊ、クロック信号１ａの１周期の期間を２つの期間に分
け、リードアドレス１ｆ、ライトアドレス１４の順に切
替え又メモリ１へと出力する。このアドレス出力１？Ｌ
の値に従り１テータのリードおよびライトを行うことに
よシ、リードモディファイライトの動作が行われる。第
６図の実施例でに第７図のタイミングチャートに示すよ
うにリードアドレス１ｆとライトアドレス１４をともに
第７図中（ア）に示すタイミングでリセットした場合に
遅延量が最大となる。第１図及び第２図の実施例ではこ
のように同一タイミングでリードとライトの両方のアド
レスをリセットすることは不可能であるが、第６図の実
施例では豆下りエツジ検出回路４の後段にランチ回路６
２を設けることによ勺同時リセットを可能とした。入力
端子９より入力される第７図に示す１クロック幅のリセ
ット信号１４を立下りエッジ検出回路４と立上υエツジ
検出回路５に導き、それぞれ立下りエツジ検出信号１ｄ
と立上シ検出信号１Ｇとを第７図に示すタイミングで出
力する。この立下りエツジ検出信号１ｔｔをラッチ回路
６２でラッチし１クロック分遅延した信号１ｍによシリ
−ドアドレス１／！をリセットする。又、立上りエツジ
検出信号１Ｇによシライトアドレス１シをリセットする
。以上のようにラッチ回路６２により立下りエッジ検出
信号１ｅｔを１クロツク遅延させているので、ライトと
リードのアドレスを同時にリセットして最大の遅延量を
得るためには、１クロック分のパルス幅の信号をリセッ
ト信号１４として入力すればよい。本実施例では、ある
ライトサイクルで書込んだデータを直後のリードサイク
ルで読出す、即ち遅延量が最小となるタイミングのリセ
ットを行うことが不可能であるが、遅延素子としては実
用上問題はない。

以上の実施例では回路はすべてクロックの立上υエツジ
のタイずングで動作するものとしたが、本発明はこれに
限定されるものではな（、立下りエッジで動作する回路
構成とし又も問題はない。

又、リセット信号１４の立上夛エツジでライトアドレス
を、立下りエッジでリードアドレスをそれぞれ初期化す
るものとして説明したが、逆に立下りエツジでライトア
ドレスを、立上りエッジでＩＪ−ドアドレスを初期化す
るものとしても問題はな（、本発明はこれを含むもので
ある。

不発明は１以上の実施例に限定されるものではなく、リ
ードとライトに専用のアドレス発生回路を持つ画像メモ
リ装置において、リセツ）　信号。

立上りと立下りのエツジでリードとライトのアドレスを
初期化することを特徴とするものをすべて含む。本発明
の実施例では特に説明しなかったが。

映像データ入力端子６．映像データ出力端子７゜メモリ
部１．ライトデータレジスタ１０．リードデータレジス
タ１１をｎビット（１は自然数）構成として、ｎビット
の映像データを入出力するものとしても問題はない。又
、メモリ部１としてダイナミック型のメモリを用いた場
合には、リフレッシユのための回路が必要となる。この
場合には１例えば第２図の実施例において、リフレッシ
ュアドレス発生回路を付加し、この出力とライトおよび
リードアドレスとを切替えてメモリ部１へ与え。

ライトおよびリードが行われない期間にリフレンンユ動
作を行えばよい。又、クロック信号は、第１図の実施例
のようにライトとリードで共通としてもよいし、第２図
の実施例のように別のクロックを用いてもよい。

〔発明の効果〕

本発明によれは、１つの信号でライトおよびリードアド
レスの初期化が行えるので、装置の端子数を増大するこ
とな（容易に任意の遅延時間を設定することが可能であ
る。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図。 第２図は本発明の他の実施例を示すブロック図。 第３図は第１図の実施例を説明するためのタイミングチ
ャート、第４図および第５図はエツジ検出回路の実施例
を示す回路図、第６図は本発明の他の実施例を示すブロ
ック図、第７図は第６図の実施例を説明するだめのタイ
ミングチャートである。 １・・・メモリ部。 ２・・・ライトアドレス発生回路。 ３・・・リードアドレス発生回路。 ４・・・立下勺エツジ検出回路。 ５・・・立上りエツジ検出回路。 第　１　図 菓　４図 躬６　口

Claims (1)

【特許請求の範囲】
1. １、映像データを記憶する記憶手段と、映像データ入力
   端子と、映像データ出力端子と、リセット信号入力端子
   と、データを書込む際のアドレスを発生するアドレス発
   生回路と、データを読出す際のアドレスを発生する読出
   しアドレス発生回路と、前記リセット信号入力端子から
   のリセット信号の立上りエッジおよび立下りエッジを検
   出する立上りエッジ検出回路および立下りエッジ検出回
   路を具備し、前記立上りエッジ検出回路と前記立下りエ
   ッジ検出回路のどちらか一方の検出出力により前記書込
   みアドレス発生回路における書込みアドレスを初期化し
   、他方の検出出力により前記読出しアドレス発生回路に
   おける読出しアドレスを初期化することを特徴とする画
   像メモリ。