JPH0312733A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ入出力部に直並列変換回路（以下Ｓ／
Ｐ変換回路と略す）を使用した記憶装置に関する。

従来の技術 近年、映像信号のデジタル処理化にともない、記憶装置
がテレビ受像機やビデオなどの映像機器に用いられるよ
うになってきた。

映像信号を記憶装置に記録するためにはデジタル化する
必要がある。例えばＮＴＳＣにおいて色副搬送波周波数
の４倍の標本化周波数で標本化した場合、１標本点の表
示時間は約７０ｎｓである。一方、半導体記憶装置とし
てダイナミック型ランダムアクセスメモリー（ＤＲＡＭ
）を例にとると、その動作には書き込み、読み出し、再
書き込みがあり、それぞれの動作に要する時間は２００
ｎｓ程度である。つまり、半導体記憶装置の動作速度は
映像信号の１標本点の表示時間に対してかなり遅いもの
である。そのため、従来の半導体記憶装置では、Ｓ／Ｐ
変換回路を用いることにより、数個の標本点をまとめて
処理することで速度調整を行なっていた。

以下に従来の記憶装置について説明する。第３図は従来
の半導体チップ上に形成された記憶装置のブロック図で
あり、３１は連続して直列に入力されるデータ３０１を
並列データに変換する入力データシフトレジスタ部、３
２は入力データシフトレジスタ部３１からの出力を記憶
部３３に書き込む前に一時的に記憶しておく入力データ
ー時記憶しジスタ部、３４は記憶部３３から読み出され
るデータを一時的に記憶しておく出力データー時記憶す
る出力データー時記憶しジスタ部、３５は出力データー
時記憶しジスタ部３４から出力されるパラレルなデータ
をシリアルな出力データ３０３に変換する出力データシ
フトレジスタ部、３６は入力基準クロック３０２をカウ
ントし書き込み信号３０５を発生する書き込み信号発生
部、３７は出力基準クロック３０４をカウントし、読み
出し信号３０７を発生する読み出し信号発生部である。

次に、この記憶装置について、その動作を、Ｓ／Ｐ変換
段数が４段の場合を例にとり、第４図のタイミング図を
参照して、説明する。まず書き込み動作について説明す
る。入力データ３０１と入力基準クロック３０２を入力
データシフトレジスタ部３１に入力する。ここで、入力
データ３０１は、第４図（ａ）のように、１クロツタに
１個の割合でシフトレジスタに入力される。同時に書き
込み信号発生部３６に入力基準クロック３０２を入力し
、カウンタでカウントすることでこの書き込み信号発生
部３６からは、４クロツクに１回の割合でハイ状態にな
る書き込み信号３０５を得る。この書き込み信号３０５
を入力データー時記憶しジスタ部３２に入力し、書き込
み信号３０５がハイ状態にある時入力データシフトレジ
スタ部３１のデータを入力データー時記憶しジスタ部３
２に転送する。そして、そのデータを入力データー時記
憶しジスタ部３２にデータ転送後、記憶部３３に書き込
む。次に読み出し動作について説明する。記憶部３３か
らＳ／Ｐ段数分のデータが読み出され、出力データー時
記憶しジスタ部３４に保持される。このとき、出力基準
クロック３０４を読み出し信号発生部３７に入力し、カ
ウンタでカウントすることで、４クロツクに１回の割合
でハイ状態になる第４図（ｂ）のタイミング図に示す読
み出し信号３０６を得る。読み出し信号３０６を出力デ
ーター時記憶しジスタ部３４に入力し、読み出し信号３
０６がハイ状態にある時、出力データシフトレジスタ部
３５にデータを転送する。出力基準クロック３０４を出
力データシフトレジスタ部３５に入力することでシフト
レジスタの動作により１クロツクに１回出力データ３０
３をシリアルに出力する。

発明が解決しようとする課題 しかしながら上記従来の構成では、書き込みの際、入力
データの数がＳ／Ｐ変換段数の倍数でなく端数部分を持
つ場合には、端数部分のデータを入力データシフトレジ
スタ部３１から入力データー時記憶しジスタ部３２に転
送するための書き込み信号３０５が発生しないため、端
数部分のデータは記憶部３３に書き込まれない。また、
読み出しの際には記憶部３３にデータが入力されていな
いため、どのようなデータを出力するかわからない。例
えば第４図（ａ）に示すデータ数１０個の入力データ３
０１を記憶部３３に書き込む際には、１〜８までの各デ
ータでは書き込み信号３０５が発生するため、記憶部３
３に書き込まれるが端数部分である９、１０のデータは
入力基準クロック３０２のクロック数が４個に満たず書
き込み信号３０５が発生せず記憶部３３に書き込まれな
い。また第４図（ｂ）の１０個の出力データ３０２を記
憶部３３から読み出す際には１〜８までの各データは記
憶部３３に入力されているが９，１０のデータは記憶部
３３に入力されておらず、読み出される９゜１０のデー
タは不定データとなる。

本発明は、上記従来の課題を解決するもので、入力デー
タ３０１に端数部分が存在する場合でも、出力の際には
、端数部分直前のデータを端数部分のデータとすること
により、端数部分のデータが不定状態となることを防ぐ
ことのできる記憶装置を提供することを目的とする。

課題を解決するための手段 この目的を達成するために、本発明の記憶装置は、記憶
部から出力されるデータのうち、端数部分直前のデータ
を保持しておく出力データラッチ部と、前記出力データ
ラッチ部の出力を端数部分のデータとして出力するため
の出力データ切換部と前記出力データ切換部を制御する
ための切換信号を発生する出力切換信号発生部とを構成
要素としてそなえている。

作用 この構成によって、入力データがＳ／Ｐ変換段数の倍数
でなく端数部分を持ち、前記端数部分が記憶部に書き込
まれない場合、読み出しの際に、この端数部分を同端数
部分直前のデータとすることで端数部分のデータを不定
状態にすることを防ぐことが可能となる。

実施例 以下本発明の実施例について、図面を参照しながら説明
する。第１図は本発明の実施例における半導体チップ上
に形成された記憶装置のブロック図である。第３図の従
来例との対応箇所には同一符号を付して説明を省略し、
異なる部分のみを説明する。また、従来例と同様に記憶
装置のＳ／Ｐ変、換の段数は４段とする。１１は出力デ
ータシフトレジスタ部３５の出力をラッチ回路により保
持する出力データラッチ部、１２は出力データシフトレ
ジスタ部３５の出力と出力データラッチ部１１の出力を
切換え出力データ１０１を出力する出力データ切換部、
１３は読み出し信号３０６をカウンタによりカウントす
ることにより出力切換信号１０２を出力する出力切換信
号発生部である。

以上のように構成された記憶装置について以下その動作
を説明する。また、ここでは第２図のタイミング図に示
す１〜１０の１０個のデータを入力データ３０１とした
場合を例にとり説明する。

まず、書き込み動作として入力データ３０１の９．１０
の各データは端数部分であり、従来と同じ回路構成のた
め、記憶部３３には書き込まれない。次に、出力動作の
説明をする。読み出し信号３０６を出力切換信号発生部
１３に入力することにより、読み出し信号３０６をカウ
ンタによりカウントし、第２図のタイミング図に示すよ
うに、３個出力されたところでハイ状、態になる出力切
換信号１０２を得る。出力信号１０２を出力データラッ
チ部１１に入力することで出力信号１０２の立ち上り時
点で出力データシフトレジスタ部３５の出力を保持する
。出力切換信号１０２を出力データ切換部１２に入力す
ることで出力切換信号１０２がロー状態にある時は出力
データシフトレジスタ部３５の出力を出力データ１０１
として出力し、出力切換信号１０２がハイ状態にある時
は出力データラッチ部１１の出力を出力データ１０１と
して出力する。これにより第２図のタイミング図に示す
出力データ１０１のうち１〜８までの各データは従来例
と同様出力データシフトレジスタ３５からの出力であり
、９，１０は端数部分直前のデータであるデータ８を出
力することになる。

以上のように本実施例によれば、出力切換信号発生部１
３から出力する出力切換信号１０２により、出力データ
ラッチ部１１を制御することで出力データシフトレジス
タ部３５から出力される端数部分直前のデータを保持し
ておき、同じく出力切換信号１０２を制御信号とする出
力データ切換部１２により出力データ１０１を端数部分
以前では出力データシフトレジスタ部３５の出力とし端
数部分では出力データラッチ部１１の出力とする。これ
により出力データ１０１の端数部分において不定状態を
生じることはなくなる。

発明の効果 以上のように本発明によれば、記憶装置の読み出し動作
において出力データの数がＳ／Ｐ段数の倍数でなく、端
数部分を持つ場合でも出力切換信号発生部から出力され
る出力切換信号を制御信号とする出力データラッチ部に
より端数部分直前のデータを保持し、同じく前記出力切
換信号を制御信号とする出力データ切換部により端数部
分以前では出力データシフトレジスタの出力を出力デー
タとして出力し、端数部分では出力データラッヂ部の出
力を出力データとして出力することにより端数部分のデ
ータを不定状態で出力することがない。例えば映像信号
を処理対象にした場合、−水平走査線の終端で端数部分
が生じ端数部分のデータとして水平同期信号と同等なも
のが出力されれば水平走査線間にずれが生じてしまうが
端数部分直前のデータを端数部分で出力すれば水平走査
線間にずれも生じないし、データの連続性も保つことが
できる優れた記憶装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の実施例における記憶装置のブロック図
、第２図は本発明の実施例の動作を示すタイミング図、
第３図は従来の記憶装置のブロック図、第４図は従来の
動作を示すタイミング図である。 １１・・・・・・出力データラッチ部、１２・・・・・
・出力データ切換部、１３・・・・・・出力切換信号発
生部、３１・・・・・・入力データシフトレジスタ部、
３２・・・・・・入力データー時記憶しジスタ部、３３
・・・・・・記憶部、３４・・・・・・出力データー時
記憶しジスタ部、３５・・・・・・出力データシフトレ
ジスタ部、３６・・・・・・書き込み信号発生部、３７
・・・・・・読み出し信号発生部、１０１・・・・・・
出力データ、１０２・・・・・・出力切換信号、３０１
・・・・・・入力データ、３０２・・・・・・入力基準
クロック、３０３・・・・・・出力データ、３０４・・
・・・・出力基準クロック、３０５・・・・・・書き込
み信号、３０７・・・・・・読み出し信号。

Claims (1)

【特許請求の範囲】
1. 出力部のシフトレジスタ部のデータ出力を入力とする出
   力データラッチ部と、前記シフトレジスタ部のデータ出
   力および前記出力データラッチ部の出力を入力とする出
   力データ切換部と、前記出力データラッチ部のデータの
   ラッチタイミングを制御する出力切換信号を出力する出
   力切換信号発生部とを備えた記憶装置。