JPH01166400A - スタティック型ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は多結晶シリコンで構成された高抵抗をメモリ
セル内の負荷素子として使用し、特にポーズ不良のメモ
リセルを検出する手段が設けられたスタティック型ラン
ダムアクセスメモリに関する。

（従来の技術） 高抵抗を負荷素子、エンハンスメント型のＭＯＳトラン
ジスタを駆動素子とするインバータを２個用意し、この
両インバータの人出カ間を交差接続して構成されたフリ
ップフロップ回路を用いたメモリセルはＥ／Ｒ型ＳＲＡ
Ｍ　（スタティック・ランダムアクセス・メモリ）セル
として知られている。このＥ／Ｒ型ＳＲＡＭセルは従来
、第６図の等価回路図に示すように構成されている。

第６図において、多結晶シリコンで構成された高抵抗Ｒ
１、Ｒ２それぞれの一端は電源電圧Ｖ。０に接続されて
いる。上記高抵抗Ｒ１、Ｒ２それぞれの他端にはＭＯＳ
トランジスタＱ１、Ｑ２それぞれのドレインが接続され
、両トランジスタＱ１、Ｑ２のソースは接地電圧ＶＳＳ
に共通に接続されている。また、上記トランジスタＱ１
のゲートはトランジスタＱ２のドレインに、トランジス
タＱ２のゲートはトランジスタＱ１のドレインにそれぞ
れ接続されている。すなわち、上記高抵抗Ｒ１、Ｒ２そ
れぞれとトランジスタＱ１、Ｑ２それぞれとでインバー
タが構成され、がっ両インバータの入出力間が交差接続
されてフリップフロップ回路Ｆが構成されている。そし
て、このフリップフロップ回路Ｆの記憶ノードＮｌ、Ｎ
２とビット線ＢＬ、ＢＬとの間には、データの読出し、
書込みを制御するためのトランスファゲート用のＭＯＳ
）ランジスタＱ３、Ｑ４が接続されており、両トランジ
スタＱ３、Ｑ４のゲートはワード線ＷＬに共通に接続さ
れている。なお、上記トランジスタＱ１〜Ｑ４は全てエ
ンハンスメント型でＮチャネルのものである。

上記構成でなるメモリセルにおいて、フリップフロップ
回路Ｆは双安定回路であるから、記憶ノードＮ１、Ｎ２
には一対の相補データ、すなわち“１°、“０°が記憶
される。例えば、いま記憶ノードＮ１１；“１”が、Ｎ
２１．：”Ｏ”がそれぞれ記憶されているとすると、ト
ランジスタＱ１はオフ、Ｑ２はオン状態になっている。

高抵抗Ｒ１、Ｒ２は線型の受動素子であるから、オン状
態のトランジスタＱ２に接続された高抵抗Ｒ２には定常
電流が流れる。ここで、トランジスタＱ２のオン抵抗に
比べて高抵抗Ｒ２の値が桁違いに大きいため、トランジ
スタＱ２に流れる電流の値はＲ２の値で決定される。こ
の電流は各メモリセル毎に必ず流れ、全メモリセルの電
流がＥ／Ｒ型Ｓ　ＲＡＭの静止時電流を決定する。

第７図は上記第６図に示すメモリセルのフリップフロッ
プ回路Ｆのみの素子構造を示すものであり、第７図（Ａ
）はそのパターン平面図、第７図（Ｂ）は同図（Ａ）の
ａ−ａ’線に沿った断面図である。このフリップフロッ
プ回路はＰ型のウェル領域５０に形成されており、５１
はそれぞれ前記ＮチャネルＭＯＳトランジスタＱ１〜Ｑ
４のソースもしくはドレイン領域となるＮ十型拡散領域
、５２はそれぞれ前記ＮチャネルＭＯ８）ランジスタＱ
１〜Ｑ４のゲート電極並びに配線を構成する第１層目の
多結晶シリコン層、５３はそれぞれ前記高抵抗Ｒ１、Ｒ
２並びに配線を構成する第２層目の多結晶シリコン層で
ある。ここで、第２層目の多結晶シリコン層５３の高抵
抗Ｒ１、Ｒ２となるべき領域５３Ａは通常、不純物をほ
とんど含んでいない。

ところで、上記構成でなるＥ／Ｒ型ＳＲＡＭセルは、他
のＳＲＡＭセル、例えば６個のＭＯＳトランジスタで構
成された完全ＣＭＯＳセルに比べ、セルの占有面積を小
さくできるという利点がある。

しかし反面、高抵抗Ｒ１、Ｒ２を通して常時、静止時電
流が流れるという問題がある。このため、高抵抗Ｒ１、
Ｒ２の抵抗値をさらに高くすることが必要になり、例え
ば第２層目の多結晶シリコン層５３の厚みを薄くする等
の技術によって静止時電流を削減するようにしている。

第８図は種々のメモリ容量のＥ／Ｒ型ＳＲＡＭにおいて
、静止時電流をその典型的な値である１μＡに押さえる
ために必要な前記高抵抗Ｒ１、Ｒ２の値をまとめて示す
図である。

ところで、前記記憶ノードＮ１、Ｎ２にはトランジスタ
Ｑｌ、Ｑ２のドレインであるＮ十拡散領域とＰ型ウェル
領域とからなるＰＮ接合が存在しており、このＰＮ接合
における現実的な逆方向接合リーク電流の値は１Ｏ−１
４Ａ程度であり、抵抗に換算すると１００テラ（Ｔｅｒ
ａ）Ω程度になる。

従って、負荷用の高抵抗Ｒ１、Ｒ２と上記逆方向接合リ
ークによる等価抵抗との比は、例えば２５６にビットの
メモリ容量の場合には１００倍、１Ｍビットの場合には
２５倍、４Ｍビットの場合には約６倍、１６Ｍビットの
場合には約１．６倍となる。この比の値が大きい程メモ
リセルの動作に余裕があることになるが、メモリ容量の
大容量化に伴ってこの余裕は減少していく。

上記の説明は前記記憶ノードＮ１、Ｎ２に接続されたＰ
Ｎ接合に異常リーク成分が含まれない場合にのみ適用さ
れる。ところが、現実のメモリではある確率で欠陥性の
リーク電流や汚染性のリーク電流が発生する。これらの
異常リーク電流の値が高抵抗Ｒ１、Ｒ２を流れ得る電流
に比べて圧倒的に大きい場合には、異常リーク電流が存
在するメモリセルの記憶ノードで“１“データの保持が
不能となり、フリップフロップ回路として機能しなくな
る。このようなメモリセルを含むＳ　ＲＡＭチップは不
良チップとなるので、上記のような異常リーク電流が存
在するメモリセルは製造歩留りを落とす要因となる。す
なわち、異常リーク電流の値が高抵抗負荷を流れる電流
と同程度の場合は、“１”データを記憶している側の記
憶ノードの電圧が高抵抗負荷と異常リーク電流による等
価抵抗との抵抗分割で決まる電圧まで下降し、フリップ
フロップ回路としては極めて不安定な回路状態に陥る。

このようなメモリセルが存在すると、電源電圧マージン
、温度マージンがなくなり、データ保持が長時間続くと
データが破壊するといったＳＲＡＭとしては致命的な不
良が発生する。さらに事態を悪くするのは、この種の不
良セルを検出することが極めて難しいということである
。周知のように、マージン性の不良、あるいは十分に長
い時間を設定しないと検出できない不良をスクリーニン
グ（Ｓ　ｃｒｅｅｎｌｏｇ）するためのテストは時間が
かかり、場合によっては温度関係も各種設定してテスト
しなければならず、現実的な時間では検出不可能な場合
すら有り得る。

第９図は前記記憶ノードＮ１、Ｎ２にそれぞれリーク電
流経路が存在する場合の、前記第６図に示すＥ／Ｒ型Ｓ
ＲＡＭセルのフリップフロップ回路部分の等価回路図で
ある。図において、Ｒｊ、Ｒｊ′はリーク電流経路を等
測的に示した抵抗であり、Ｒｊは記憶ノードＮ１に接続
されたＰＮ接合に正常な逆方向リーク電流のみが存在す
る場合の抵抗であり、Ｒｊ′は記憶ノードＮ２に接続さ
れたＰＮ接合に異常リーク成分を含む場合の抵抗である
。典型的なＲ１、Ｒ２、Ｒｊ、Ｒｊ’の値の温度特性は
第１０図の特性図に示す通りである。

すなわち、多結晶シリコン層で構成されている高抵抗Ｒ
１、Ｒ２の活性化エネルギーは大きく、温度に対する依
存性が大きい。他方、抵抗Ｒｊは記憶ノードＮ１の接合
面積で決り、抵抗値に換算すると１００テラΩ前後の値
になり、また温度依存性はＲ１、Ｒ２に比べて小さい。

この抵抗Ｒｊにさらに接合の異常リーク成分が加わった
ものが抵抗Ｒｊ′である。このＲｊ′の値が第１０図に
示すようにＲｊよりも約２桁程度が低下すると、保証温
度範囲内でＲ１、Ｒ２と交点を持つようになる。そして
この交点温度Ｔ１よりも低温度側でＲ１、Ｒ２と抵抗値
の大小関係が逆転する。すなわち、Ｒｊ’がＲ１、Ｒ’
２よりも小さくなる。

次に、記憶ノードＮ１、Ｎ２における静止時のデータ保
持電圧を求めてみる。

まず、記憶ノードＮ１の“１″データ保持電圧Ｖｌ　（
１）は次の式で与えられる。

ｈ３＋にｎ（０１１，）　　　　　　　ＫＪ十Ｉ（ｎ（
０１１）・・・（１） また、記憶ノードＮ２の“１″データ保持電圧Ｖ２　（
１）は次の式で与えられる。

・・・（２） 他方、記憶ノードＮ１の“０”データ保持電圧Ｖｌ（０
）は次の式で与えられる。

・・・（３） さらに、記憶ノードＮ２の“０”データ保持電圧Ｖ２　
（０）は次の式で与えられる。

・・・（４） ここで、Ｒｎ　（ｏｆ’ｆ’　）はフリップフロップ回
路Ｆを構成するトランジスタＱ１、Ｑ２のオフ状態にお
けるチャネルリーク電流の等価抵抗であり、Ｒｎ（ｏｎ
）はオン状態での等価抵抗である。正常なトランジスタ
では、Ｒｎ（ｏｆｆ’）は１０１４Ω以上の極めて大き
な値であるから、上記１〜４式は次のように書き直する
ことができる。

Ｖ　１　（１）　’＝　Ｖ　ｃｃ　　　　　　　　　　
・・・（５）Ｖ　１　（０）　−Ｖ２（０）　＃Ｏ−（
７）メモリセルの“１゛、“０”記憶電圧はそれぞれｖ
ｃｃ、Ｏｖであることが望ましいが、記憶ノードＮ２の
“１”データ保持電圧Ｖ２　（１）のみがＲ２とＲｊ′
の抵抗分割で決定され、Ｖｃｃよりも低下する。この場
合、Ｒｊ′がＲ２よりも小さくなる程、“１°記憶電圧
は低下し、これがＮチャネルＭＯＳ）ランジスタの閾値
電圧Ｖ　ｔｈｎ以下にまで降下すると、上記３式におけ
るＲｎ（ｏｎ）がＲｎ（ｏｆｆ’）に変わり、記憶ノー
ドＮ１の０”データ保持電圧Ｖｌ　（０）がＲＩＸＣＡ
の時定数でＶＣＣレベルまで充電される。ただし、ＣＡ
は記憶ノードＮ１の記憶容量である。このことは、メモ
リセルの記憶状態が、初期ではノードＮ１が“０″、ノ
ードＮ２が１″の状態から、ノードＮ１が“１”、ノー
ドＮ２が′０”の状態に変わったことになり、データが
破壊されたことを意味する。第１０図の関係で言替えれ
ば、Ｒ１、Ｒ２とＲｊ′との交点温度Ｔ１以下で記憶デ
ータが破壊されることになる。この現象は静止時に低温
側で起り易いことから、低温ポーズ破壊と呼ばれている
。この種の不良の検出が困難な理由として、低温でのテ
ストが必要であること、ポーズ性の不良であり長いテス
ト時間が必要なこと、静止時に完全なセル破壊に至るま
での間に様々の不安定動作に起因した特性不良の段階が
存在すること等があり、これらの不良を早期に、特にウ
ェハ状態でのテストで容易かつ確実に検出する手段が求
められていた。

（発明が解決しようとする問題点） このように従来ではリーク電流に起因するセル不良の検
出に際し、外側からメモリセルの動作特性を調べること
により行なうようにしているので、不安定動作するメモ
リセルの検出が極めて困難であり、かつテスト時間も長
くなるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ポーズ不良が存在しているメモリセ
ルの不良を加速検出することによって不良セルの存在を
容易にかつ短時間で検出することができるスタティック
型ランダムアクセスメモリを提供することにある。

［発明の構成コ （問題点を解決するための手段） この発明のスタティック型ランダムアクセスメモリは、
メモリセル及びメモリセル以外の周辺回路とをそれぞれ
異なるウェル領域に形成し、上記メモリセルが形成され
ているウェル領域に任意のバイアス電圧を供給するバイ
アス電圧供給手段を設けたことを特徴とする。

（作用） この発明のメモリでは、メモリセルが形成されているウ
ェル領域に任意のバイアス電圧を供給することによりメ
モリセル内の記憶ノードにおける“１“データの保持電
圧を低く設定し、これによリボーズ不良セルにおけるデ
ータ破壊を加速するようにしている。これにより不良セ
ルの存在を容易にかつ短時間で発見することができる。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明のスタティック型ランダムアクセスメ
モリで使用される１個のメモリセルの構成を示す回路図
である。このメモリセルは、従来と同様にエンハンスメ
ント型でＮチャネルのＭＯＳ）ランジスタＱ１〜Ｑ４と
高抵抗Ｒ１、Ｒ２とで構成されている。そして、トラン
ジスタＱ１、Ｑ２と高抵抗Ｒ１、Ｒ２とからなるフリッ
プフロップ回路Ｆ内のトランジスタＱ１とＱ２の共通ソ
ースは接地電圧ＶＳＳに接続され、トランスファゲート
用のトランジスタＱ３、Ｑ４の各ゲートはワード線ＷＬ
に共通に接続され、このトランジスタＱ３、Ｑ４の一端
はビット線ＢＬ、ＢＬそれぞれに接続されている。

また、この実施例におけるメモリセルが前記第６図に示
す従来のものと異なっている点は、このメモリセル内の
トランジスタＱ１〜Ｑ４のバックゲート、すなわちこれ
らトランジスタＱ１〜Ｑ４が形成されているウェル領域
（前記第７図（Ｂ）中の領域５０）が、このメモリセル
を含むメモリセル以外の図示しない周辺回路が形成され
ているウェル領域とは電位的に分離されており、かつト
ランジスタＱ１〜Ｑ４が形成されているウェル領域に所
定のバイアス電圧Ｖ　ｓｕｂが独立して供給できるよう
にしたことにある。このバイアス電圧Ｖ　ｓｕｂとして
は、ポーズ不良の検出時には接地電圧ＶＳＳよりも低い
、すなわち負極性の電圧が供給され、通常のメモリ動作
を行なわせる場合には接地電圧ＶＣＣと同じ電圧が供給
される。なお、周辺回路が形成されているウェル領域に
は接地電圧ＶＳＳが常時供給されている。

これは、メモリセルのウェル領域と接続されるボンディ
ングパッドを、周辺回路のウェル領域と接続されるボン
ディングパッドは別に設け、テスト時には両パッドに独
立した電圧を印加し、テストの終了後には両パッドをボ
ンディング−ワイヤ等により接続することで実現するこ
とができる。

このような構成において、いま記憶ノードＮ１には正常
なＰＮ接合の逆方向リーク電流が、記憶ノードＮ２には
異常リーク電流成分を含む逆方向リーク電流がそれぞれ
存在する場合のフリップフロップ回路Ｆの部分の等価回
路を第２図に示す。

第１図のようなメモリセルを持つメモリのテストを行な
うには、まず、Ｖ　ｓｕｂとして接地電圧ＶＳＳと等し
い電圧を供給した状態でメモリセルに所定のデータの書
込んでおく、次にデータが記憶されている状態で上記Ｖ
　ｓｕｂとして負極性の電圧を供給する。負極性の電圧
Ｖ　ｓｕｂをトランジスタＱ２のバックゲートに印加す
ることにより、記憶ノードＮ２には、トランジスタＱ２
のバックゲートに接地電圧ＶＳＳを印加した場合に比べ
て大きな電流が流れる。これは、第３図の特性図に示す
ように、ポーズ不良の原因である異常接合リーク電流１
　ｒｅａｋと、接合に印加される逆方向電圧Ｖｄとの関
係からみて明らかである。Ｖ　ｓｕｂとして負極性の電
圧が供給されている状態のときの記憶ノードＮ２におけ
る静止時の″１″データ保持電圧Ｖ２　（１）’　は、
前記２式から次の式のように変化する。

ここで、Ｖ２　（１）’　−Ｖ２　（１）を減算すると
次の９式が得られる。

すなわち、負極性の電圧Ｖｓｕｂを印加することで“１
”データを保持している記憶ノードＮ２の電圧は上記９
式で与えられる値だけ低下する。−方、ビット線電圧を
検出するセンス増幅回路（図示せず）等からなる周辺回
路が形成されているウェル領域には接地電圧ＶＳＳが常
時供給されているので、その回路特性は一定である。従
って、メモリセル内のトランジスタＱ１〜Ｑ４のバック
ゲートに接地電圧ＶＳＳよりも低いバイアス電圧Ｖ　ｓ
ｕｂを供給することにより、記憶ノードＮ２のデータ保
持電圧の低下に起因するポーズ不良の検出が容易になる
。すなわち、電圧Ｖ２　（１）’がＮチャネルＭＯＳト
ランジスタの閾値電圧以下まで低下するとメモリセルの
記憶データが破壊され始めるのであるから、メモリセル
以外 タのバックゲートに供給される電圧Ｖ　ｓｕｂを接地電
圧よりも低下させることによりセルデータの破壊を加速
させることができる。

セルデータ破壊の加速が終了したならば、電圧Ｖ　ｓｕ
ｂとして接地電圧ＶＳＳを供給し、データの読出しを行
なう。ポーズ不良によりデータが破壊されたメモリセル
における記憶データは、バイアス電圧Ｖ　ｓｕｂが接地
、電圧ｖｓｓに戻った後でも変化しない。従って、予め
書込んだデータと読出しデータとが一致しなければ、そ
のメモリセルはポーズ不良セルであることを検出するこ
とができる。

しかも、この検出はバイアス電圧Ｖｓｕｂを変えるとい
う操作により行われるため、従来と比べて極めて短時間
に検出することができる。

しかも、ＮチャネルＭＯＳ）ランジスタのバックゲート
に負極性の電圧を印加するとその閾値電圧は上昇し、こ
れは基板バイアス効果として知られている。第４図はそ
の閾値電圧Ｖ　ｔｈｎが０．９５Ｖとなるように設計さ
れたＮチャネルＭＯ５）ランジスタにバックゲートバイ
アス電圧を印加した場合の、バックゲート、ソース間の
平方根値１”Ｗ丁τ（Ｖｌ／２）とその閾値電圧の変化
分ΔＶ　ｔｈｎとの関係を示す特性図である。上記のよ
うにトランジスタのバックゲートに負極性の電圧を印加
することは、その閾値電圧を上昇させる効果を伴うこと
になる。すなわち、上記電圧ｖ２（１）′がＮチャネル
ＭＯ５）ランジスタの閾値電圧以下に低下するとセルデ
ータが破壊され始めるのであるから、上記基板バイアス
効果によるトランジスタの閾値電圧の上昇はセルデータ
の破壊を加速する結果につながるのである。

第５図は上記第１図のようなメモリセルを備えたこの発
明のメモリチップ全体の構成を示すブロック図である。

メモリチップ２０内には第１図のメモリセルを多数備え
たメモリセルアレイ２１と、このメモリセルアレイ２１
内のメモリセルにおけるデータの書込み、読出し動作を
制御する周辺回路が設けられている。この周辺回路には
周知のように、チップイネーブル信号、アウトプットイ
ネーブル信号等の各種制御入力が与えられるチップ制御
回路２２、このチップ制御回路２２の出力に基づいてタ
イミング信号を発生するタイミング制御回路２３、行ア
ドレスが人力される行アドレスバツフア回路２４、チッ
プ外部との間で人出データの授受を行なう入出力回路２
５、上記行アドレスバツフア回路２４の出力が与えられ
る行デコーダ回路２６、データ書込み時には上記メモリ
セルアレイ２１にデータを書き込み、データ読出し時に
はメモリセルアレイ２１からの読出しデータを検出する
センス増幅回路／書き込み回路２７、列アドレスが入力
される列アドレスバッファ回路２８、上記列アドレスバ
ッファ回路２８の出力が与えられる列デコーダ回路２９
、この列デコーダ回路２９の出力に基づいて上記メモリ
セルアレイ２１内のワード線を選択駆動するワード線駆
動回路３０等が設けられている。

さらに、３１ないし３８はそれぞれこのメモリチップ２
０に電源電圧Ｖ　ＣＣｓ接地電圧ｖｓｓ及びテスト時に
使用される電圧Ｖ　ｓｕｂが印加されるボンディングパ
ッドである。ボンディングパッド３１に印加される電源
電圧ＶＣＣはメモリセルアレイ２１を含む回路に供給さ
れる。また、ボンディングパッド３２に印加される接地
電圧ｖｓｓはメモリセルアレイ２１を除く周辺回路に供
給される。さらに、ボンディングパッド３３に印加され
るバイアス電圧Ｖｓｕｂはメモリセルアレイ２１のみに
供給される。

ここで、テスト時には前記のように各ボンディングパッ
ド３１〜３３をボンディング争ワイヤでリードフレーム
とは接続せずに、独立してそれぞれのボンディングパッ
ドに所定の電圧を供給することによりテストを行ない、
テスト後は図示のようにボンディングパッド３１をＶＣ
Ｃ用のリードフレーム３４と接続し、ボンディングパッ
ド３２と３３をｖＳｓ用のリードフレーム３５とそれぞ
れ接続する。

［発明の効果］ 以上説明したようにこの発明によれば、ポーズ不良セル
の存在を容易にかつ短時間で検出することができること
ができるスタティック型ランダムアクセスメモリを提供
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリセルの構成を
示す回路図、第２図は第１図のメモリセルの等価回路図
、第３図及び第４図はそれぞれ上記実施例を説明するた
めの特性図、第５図はこの発明のメモリの全体の構成を
示すブロック図、第６図は従来のＥ／Ｒ型ＳＲＡＭセル
の回路図、第７図は上記従来のＥ／Ｒ型ＳＲＡＭセルの
一部の素子構造を示すパターン平面図及びその断面図、
第８図はメモリ容量と負荷用高抵抗の値との関係をまと
めて示す図、第９図は第６図に示す従来のＥ／Ｒ１Ｅ２
ＳＲＡＭセルの一部の等価回路図、第１０図は第６図に
示す従来のＥ／Ｒ型ＳＲＡＭセルにおける各種抵抗の温
度特性を示す特性図である。 Ｑ１〜Ｑ４・・・ＮチャネルＭＯＳトランジスタ、Ｒ１
，Ｒ２・・・高抵抗、Ｆ・・・フリップフロップ回路、
Ｒｊ、Ｒｊ’・・・等価抵抗、ＢＬ、ＢＬ・・・ビット
線、ＷＬ・・・ワード線。

Claims (4)

【特許請求の範囲】
1. （１）メモリセル及びメモリセル以外の周辺回路とをそ
   れぞれ異なるウェル領域に形成し、上記メモリセルが形
   成されているウェル領域に任意のバイアス電圧を供給す
   るバイアス電圧供給手段を設けたことを特徴とするスタ
   ティック型ランダムアクセスメモリ。
2. （２）前記メモリセルが、負荷素子として抵抗を用い、
   駆動素子としてＭＯＳトランジスタを用いた２個のイン
   バータで構成されたフリップフロップ回路を備えている
   特許請求の範囲第１項に記載のスタティック型ランダム
   アクセスメモリ。
3. （３）前記バイアス電圧供給手段は通常動作時にそのメ
   モリに供給される最低電源電圧よりも低いバイアス電圧
   を前記ウェル領域に供給するようにした特許請求の範囲
   第１項に記載のスタティック型ランダムアクセスメモリ
   。
4. （４）前記バイアス電圧供給手段がボンディングパッド
   である特許請求の範囲第１項に記載のスタティック型ラ
   ンダムアクセスメモリ。