JPH11204742A - メモリ及び情報機器 - Google Patents

メモリ及び情報機器

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JPH11204742A
JPH11204742A JP10008170A JP817098A JPH11204742A JP H11204742 A JPH11204742 A JP H11204742A JP 10008170 A JP10008170 A JP 10008170A JP 817098 A JP817098 A JP 817098A JP H11204742 A JPH11204742 A JP H11204742A
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data cell
data
memory
wiring pattern
information device
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Katsuhisa Araya
勝久 荒谷
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    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • G—PHYSICS
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S257/91—Diode arrays, e.g. diode read-only memory array

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  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

(57)【要約】 【課題】本発明は、メモリ及び情報機器に関し、簡易な
工程で、大容量化することができるメモリと、このメモ
リを用いた情報機器を提案する。 【解決手段】データセルの部分３をデータセル（３）を
制御するシステム部（２）と別工程により作成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ及び情報機
器に関し、例えばリードオンリメモリ、ランダムアクセ
スメモリに適用して、又はこれらのメモリを用いた装置
に適用することができる。本発明は、データセルの部分
をデータセルを制御するシステム部と別工程により作成
することにより、簡易な工程で、大容量化することがで
きるメモリと、このメモリを用いた情報機器を提案す
る。
【０００２】
【従来の技術】従来、ＤＲＡＭ等に代表される半導体メ
モリにおいては、電荷蓄積機構によるデータセルをマト
リックス状に配置し、これらデータセルをシステム部に
よりアクセスすることにより、アドレスに対応した所望
のデータセルに電荷を蓄積してデータを書き込み、また
このデータセルに保持した蓄積電荷を検出してデータを
読み出すようになされている。
【０００３】半導体メモリは、微細加工プロセスにより
半導体基板上に、このようなデータセルによるデータセ
ル部と、このデータセル部の動作を制御するシステム部
とが形成されて作成されるようになされている。
【０００４】
【発明が解決しようとする課題】ところでこのような半
導体メモリは、ビデオテープレコーダー等に代表される
磁気テープ、コンパクトディスク等に代表されるディス
クメモリに比して、信頼性が高く、アクセス時間、デー
タ転送時間が早い長所がある。
【０００５】しかしながら半導体メモリは、微細加工プ
ロセスにクリーンルーム、ステッパー等の大がかりな設
備が必要になる。特に、デザインルールを変更して記憶
容量を大容量化すると、これら微細加工の設備も新たに
更新、建設する必要があり、その分集積率は増大するも
のの、ビット当たりの単価が増大する欠点があった。
【０００６】本発明は以上の点を考慮してなされたもの
で、簡易な工程で、大容量化することができるメモリ
と、このメモリを用いた情報機器を提案しようとするも
のである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、データセル部及びシステム部を異
なる製造工程により作成する。
【０００８】データセル部及びシステム部を異なる製造
工程により作成すれば、それぞれデータセル部及びシス
テム部に適した加工プロセスにより作成して、その分全
体として簡易な工程で、大容量のメモリを作成すること
ができる。
【０００９】
【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。
【００１０】（１）第１の実施の形態 （１−１）第１の実施の形態の構成 図１は、第１の実施の形態に係るランダムアクセスメモ
リのメモリチップを示す断面図である。この実施の形態
に係るメモリは、このメモリチップ１がパッケージに収
納されて形成される。このメモリチップ１は、メモリ基
板２上にデータセル部３を作成して形成される。
【００１１】すなわちデータセル部３は、この図１にお
いて、紙面を上下に横切る方向に延長する複数のワード
線４、このワード線４と直交するように延長する複数の
ビット線５と、ワード線４及びビット線５の略交点にお
いて、ワード線４及びビット線５間に積層されて形成さ
れたダイオード６及び記録層７とにより構成される。こ
れによりデータセル部３は、ダイオード６及び記録層７
とによるデータセルがマトリックス状に配置され、これ
らデータセルをワード線４及びビット線５により選択で
きるようになされている。なおこの記録層７は、カルコ
ゲナイド半導体でなるＧｅＳｂＴｅにより構成される。
なお記録層７は、同様のカルコゲナイド半導体でなるＴ
ｅＡｓＳｉＧｅ、ＧｅＴｅＳＳｂ又はＡｇＩｎＳｂＴｅ
等により構成することもできる。またデータセル部３
は、ワード線４間、ビット線５間、データセル間が層間
絶縁層８により絶縁され、全体が保護層９により保護さ
れるようになされている。
【００１２】データセル部３は、ワード線作成工程にお
いて、メモリ基板２上にワード線４、ダイオード６、記
録層７が作成された後、層間絶縁膜作成工程によりワー
ド線４間に層間絶縁層８が作成される。さらに続くビッ
ト線作成工程によりビット線５が作成され、続く層間絶
縁層作成工程によりビット線５間、データセル間に層間
絶縁層８が作成された後、続いて保護層９が作成され
る。
【００１３】図２は、メモリ基板２を示す平面図であ
る。メモリ基板２は、半導体プロセスにより、ほぼ矩形
形状の基板中央に、周辺回路によるシステム部２Ａが作
成され、このシステム部２Ａを囲むようにビット線電極
パッド２Ｂ、ワード線電極パッド２Ｃ、外部接続電極パ
ッド領域２Ｄが配置されて構成される。
【００１４】外部接続電極パッド領域２Ｄは、それぞれ
システム部２Ａに接続された外部接続電極パッドが作成
され、各外部接続電極パッドが例えばボンディングによ
りパッケージの端子に接続される。ビット線電極パッド
２Ｂは、システム部２Ａとデータセル部３のビット線を
接続する電極パッドであり、ワード線電極パッド２Ｃ
は、システム部２Ａとデータセル部３のワード線を接続
する電極パッドである。
【００１５】メモリ基板２は、配線パターンのパターン
幅が、データセル部３の配線パターン幅に比して幅広に
形成され、これにより半導体プロセスに適用される微細
加工装置、微細加工設備のうち、比較的古い設備を使用
して作成できるようになされている。
【００１６】図３に示すように、システム部２Ａは、こ
の外部接続電極パッドを介して入力されるアドレス信号
を、データセル部３の構成に対応した行アドレス及び列
アドレスとに分離して保持する行アドレスバッファ１１
及び列アドレスバッファ１２と、それぞれ行アドレスバ
ッファ１１及び列アドレスバッファ１２に保持したアド
レスをデコードしてデータセル部３のワード線４及びビ
ット線５を選択する行アドレスデコーダ１３及び列アド
レスデコーダ１４とを有する。
【００１７】またシステム部２Ａは、同様に外部接続電
極パッドを介して入力されるデータによりセンスアンプ
１５を駆動して、行アドレスデコーダ１３及び列アドレ
スデコーダ１４により選択されたデータセルにデータを
記録する入力回路１６と、これとは逆にセンスアンプ１
５を駆動して、行アドレスデコーダ１３及び列アドレス
デコーダ１４により選択されたデータセルよりデータを
読み出して出力する出力回路１７とを有する。なおこれ
ら入力回路１６及び出力回路１７は、外部接続電極パッ
ドを介して入力される記録再生制御信号によりこれらの
動作を実行する。
【００１８】センスアンプ１５は、出力回路１７の制御
により論理１のデータを記録する場合、図４（Ａ）に示
すように、行アドレスデコーダ１３及び列アドレスデコ
ーダ１４により選択されたメモリチップの記録層７にお
いて、短い時間で大きな電流が流れるように所定の電圧
を印加する。これによりセンスアンプ１５は、ＧｅＳｂ
Ｔｅを所定温度以上に温度上昇させた後、急激に温度低
下させ、記録層７を非晶質化する。
【００１９】また、これとは逆に、出力回路１７の制御
により論理０のデータを記録する場合、図４（Ｂ）に示
すように、行アドレスデコーダ１３及び列アドレスデコ
ーダ１４により選択されたメモリチップの記録層７にお
いて、論理１のデータを記録する場合に比して小さな電
流が長い時間流れるように所定の電圧を印加する。これ
によりＧｅＳｂＴｅを所定温度以上に温度上昇させた
後、徐々に温度低下させ、記録層７を結晶化する。
【００２０】またデータ再生時においては、図４（Ｃ）
に示すように、所定の電圧を印加し、記録層７を流れる
電流Ｉをセンスアンプ１５にて検出し、この電流Ｉを２
値判定して出力する。これにより非晶質化した状態と結
晶化した状態とで異なる記録層７の抵抗値により所望の
データを記録し、また記録したデータを再生する。
【００２１】図５は、ワード線作成工程の説明に供する
メモリチップの断面図である。この実施の形態におい
て、データセル部３は、メモリ基板２上の全面に、メタ
ル層４Ａが形成される。ここでメタル層４Ａは、アルミ
ニューム、金、銅、タングステン、チタン、ニッケル、
ポリシリコン又はシリサイド等の金属薄膜であり、スパ
ッタリング、蒸着、ＣＶＤ等の薄膜作成手法により作成
される（図５（Ａ））。なおメタル層４Ａは、１種類の
金属材料により作成しても良く、複数種類の金属材料に
より作成しても良い。
【００２２】続いてデータセル部３は、低温ＣＶＤプロ
セス等により、メタル層４Ａ上にＰ型アモルファスシリ
コンが堆積された後、Ｎ型アモルファスシリコンが堆積
される。さらにアニール処理され、これにより多結晶シ
リコンによるｐｎシリコン層６Ａが作成される。続いて
データセル部３は、スパッタリング、蒸着、ＣＶＤ等の
薄膜作成手法により記録膜７Ａが堆積される。
【００２３】続いてデータセル部３は、記録膜７Ａ上に
紫外線硬化樹脂２０が塗布された後（図５（Ｂ））、ス
タンパー２１が押しつけられ（図５（Ｃ））、この状態
で紫外線硬化樹脂２０が硬化された後、スタンパー２１
が剥離される（図５（Ｄ））。ここでスタンパー２１
は、例えばニッケル材により厚さ０．１〜０．４〔ｍ
ｍ〕のシート状に、曲げに対して柔軟性を有するように
構成され、ワード線４に対応するように、押圧面に凹状
の溝が形成されるようになされている。これによりデー
タセル部３は、いわゆる２Ｐ（Photo-Polymerized ）法
によりスタンパー２１の凹凸が転写され、ワード線４の
部分が肉厚になるように、記録膜７Ａ上に紫外線硬化樹
脂による凹凸が形成される。なおこの紫外線硬化樹脂２
０に代えて、熱硬化樹脂、フォトレジスト等を適用して
もよい。なおスタンパー２１は、ガラス、プラスティッ
ク、他の金属材料により構成してもよい。かくしてスタ
ンパー２１は、ワード線４でなる配線パターンに対応し
た凹凸形状を有してなる基準部材を構成する。
【００２４】このようにしてスタンパー２１を押し付け
てワード線４に対応する凹凸形状を作成するにつき、ス
タンパー２１は、図６に押圧面を部分的に拡大して示す
ように、ワード線電極パッド２Ｃと重なり合う部分にお
いては、ワード線電極パッド２Ｃの形状に対応して凸部
が形成されるように、押圧面に凹部が形成される。ここ
でワード線電極パッド２Ｃは、ワード線に比して格段的
に周期が粗く、かつ大面積により構成されるようになさ
れている。
【００２５】これらによりデータセル部３は、紫外線硬
化樹脂２０の凸部の部分について、メタル層４Ａ、ｐｎ
シリコン層６Ａ、記録膜７Ａが取り残されるように処理
して、ワード線４、ダイオード６等が構成されるように
なされ、スタンパー２１の簡易な位置合わせにより、こ
のようにして作成されるワード線４がワード線電極パッ
ド２Ｃに対して正しく接続できるようになされている。
なおこの図６においては、セル部の左右方向の長さを縮
小して示した。
【００２６】続いてデータセル部３は、このように凹凸
が転写された紫外線硬化樹脂２０の表面より一様にエッ
チングの処理が実行され（図５（Ｄ））、紫外線硬化樹
脂２０の凹部の部分について、メタル層４Ａ、ｐｎシリ
コン層６Ａ、記録膜７Ａが取り除かれ、紫外線硬化樹脂
２０の凸部の部分については、メタル層４Ａ、ｐｎシリ
コン層６Ａ、記録膜７Ａが取り残される（図５
（Ｅ））。なおこのエッチングは、イオンミリング、プ
ラズマエッチング、ＲＩＥ（Reactive Ion Etching）等
のドライエッチングにより実行される。
【００２７】なおこのとき必要に応じて１度のエッチン
グ処理によりメタル層４Ａまで除去しても良く、また複
数回のエッチング処理によりメタル層４Ａまで除去して
も良い。また紫外線硬化樹脂２０、メタル層４Ａ、ｐｎ
シリコン層６Ａ、記録膜７Ａのエッチングレートがほぼ
等しく、メモリ基板２におけるエッチングレートが極め
て低くなるようにして好適な結果を得ることができ、こ
の場合メタル層４Ａの材料を異種材料による２層構造と
することにより、エッチングの選択比、安定性、制御性
を向上することができる。
【００２８】続いてデータセル部３は、層間絶縁層作成
工程において、図７に示すように、ワード線間の層間絶
縁層８が作成される。ここでこの層間絶縁層８は、基板
２に垂直に、例えばＳｉＯ2 、Ｓｉ3 Ｎ4 等を蒸着して
形成される。その後、表面に記録膜７Ａが露出するよう
に、記録膜７Ａ上に残る紫外線硬化樹脂、この紫外線硬
化樹脂上に堆積したＳｉＯ2 がエッチングにより除去さ
れる。
【００２９】続いてデータセル部３は、図８（Ａ）に示
すように、ビット線作成工程において、フォトリソグラ
フィーによりビット線電極パッド２Ｂ上の層間絶縁層８
が除去された後、ワード線４と同様にしてビット線５が
作成される。またこのときビット線方向について、連続
するｐｎシリコン層６Ａ、記録膜７Ａが分離され、これ
によりいわゆるセルフアライメントによりダイオード
６、記録層７によるデータセルが作成される。
【００３０】すなわちデータセル部３は、図８（Ｂ）に
示すように、メタル層５Ａが作成された後、紫外線硬化
樹脂２４が塗布される。続いて図８（Ｃ）に示すよう
に、スタンパー２５が押圧されて紫外線硬化樹脂２４が
硬化された後、スタンパー２５が剥離され、これにより
ビット線５の部分が凸形状になるように、スタンパー２
５の凹凸形状が転写される。このときスタンパー２５
は、ワード線４の場合と同様に、ビット線電極パッド２
Ｂが、ビット線５に比して格段的に周期が粗く、かつ大
面積により構成されるようになされ、これにより簡易な
位置合わせによりワード線５を作成できるようになされ
ている。
【００３１】データセル部３は、続いて図８（Ｄ）に示
すように、このようにスタンパー２５の凹凸が転写され
た紫外線硬化樹脂２４の表面より一様にエッチングの処
理が実行され、紫外線硬化樹脂２４の凹部の部分につい
て、メタル層５Ａが取り除かれ、紫外線硬化樹脂２４の
凸部の部分については、メタル層５Ａが取り残され、こ
れによりビット線５が作成される（図８（Ｅ））。また
紫外線硬化樹脂２４の凹部の部分については、メタル層
５Ａと共に、このメタル層５Ａの下層でなる記録膜７
Ａ、ｐｎシリコン層６Ａが取り除かれ、これによりダイ
オード６、記録層７によるデータセルが作成される。
【００３２】このようにしてビット線５が作成されると
データセル部３は、ワード線４の場合と同様にして層間
絶縁層８が作成され、これによりビット線５間、ワード
線４の延長方向に連続するデータセル間が絶縁された
後、全体に保護膜が作成される。かくしてこのようにし
てデータセル部３が作成されると、メモリチップ１が検
査工程を経た後、パッケージングされる。
【００３３】なおメモリチップ１は、半導体ウエハ上に
連続して形成された複数のメモリ基板２上において、こ
れら一連の処理が実行された後、チップ毎にスクライビ
ング処理され、その後パッケージングされる。
【００３４】（１−２）第１の実施の形態の動作 以上の構成において、このメモリチップ１は、半導体ウ
エハ上にてフォトリソグラフ等の手法によりシステム部
２Ａ、電極パッド２Ｂ、２Ｃ等が形成され（図２）、こ
れにより１枚の半導体ウエハ上に複数のメモリ基板２が
作成される。さらに各メモリ基板２上に、それぞれ対応
するデータセル部３が形成された後（図１）、所定の工
程を経てスクライビング処理された後、パッケージング
される。なお上述の半導体ウェハの代わりに、ＴＦＴ等
でシステム部が構成されたガラス、或いはプラスチィッ
ク基板を用いることも可能である。
【００３５】これにより各メモリチップ１は、データセ
ル部３とほぼ同一の面積にシステム部を割り当てて作成
することが可能となる。すなわち従来のメモリチップに
おいては、半導体基板上に２次元的にデータセル部及び
システム部を配置し、これらのうちデータセル部がメモ
リチップの殆どの面積を占めるのに対し、この実施の形
態では、データセル部３とほぼ同一の面積でシステム部
を構成することができる。
【００３６】これによりシステム部２Ａを作成する際
の、パターンレイアウトのルールを極めて緩やかなルー
ルに設定でき、その分の簡易な工程により、また簡易な
設備によりメモリチップ１を作成することができる。す
なわちメモリ基板２の配線パターン幅を、データセル部
３の配線パターン幅に比して幅広に形成し、これにより
半導体プロセスに適用される微細加工装置、微細加工設
備のうち、比較的古い設備を使用してシステム部２Ａを
作成できる。
【００３７】またメモリ基板２上にデータセル部を構成
することにより、データセル部３をメモリ基板２と全く
異なる専用の工程により作成することができ、その分そ
れぞれシステム部２Ａ及びデータセル部３を適した工程
により作成して、簡易な工程により、また簡易な設備に
よりメモリチップ１を作成することができる。
【００３８】すなわちメモリチップ１は、メモリ基板２
上に、メタル層４Ａ、ｐｎシリコン層６Ａ、記録膜７Ａ
が順次作成された後、紫外線硬化樹脂２０が塗布され、
この紫外線硬化樹脂２０にスタンパー２１が押圧されて
ワード線形状の凹凸が形成される（図５）。さらにこの
凹凸形状を利用した一様なエッチングにより凹凸形状に
倣ってメタル層４Ａ、ｐｎシリコン層６Ａ、記録膜７Ａ
が除去され、これによりワード線４と、このワード線４
上に堆積したｐｎシリコン層６Ａ、記録膜７Ａが形成さ
れる。
【００３９】また層間絶縁層８によりワード線４間が絶
縁された後、メタル層５Ａが形成さる。さらに紫外線硬
化樹脂２４及びスタンパー２５を用いた転写によりビッ
ト線形状の凹凸が形成され、この凹凸形状を利用した一
様なエッチングにより凹凸形状に倣ってメタル層５Ａ、
ｐｎシリコン層６Ａ、記録膜７Ａが除去され、これによ
りビット線５が作成される。また同時にワード線４及び
ビット線５間に積層するダイオード６、記録層７による
データセルがいわゆるセルフアライメントにより作成さ
れる。
【００４０】これらの処理において、メモリ基板２にお
いては、ワード線及びビット線の電極パッド２Ｃ及び２
Ｂが、それぞれワード線４及びビット線５に比して格段
的に周期が粗く、かつ大面積により構成され（図６）、
これによりスタンパー２１、２４を押し付ける際の位置
決め精度を低減して、確実にワード線４及びビット線５
を各電極パッド２Ｃ及び２Ｂに接続することができる。
従ってその分簡易な工程によりデータセル部３を作成す
ることができる。
【００４１】またデータセル部３自体、薄膜作成技術
と、凹凸形状の転写、エッチング処理により作成できる
ことにより、またメモリ基板２上に従来に比して大面積
により作成できることにより、その分簡易な工程、設備
により作成することができる。
【００４２】かくしてこのようにして作成されたメモリ
チップ１は、システム部により、データを記録する場合
には、アドレスに応じたデータセルが選択され、論理レ
ベルに応じた加熱冷却のプロセスにより（図４）、各デ
ータセルを構成する記録層７が結晶構造を変化させ、ま
たデータを読み出す場合には、この結晶構造により変化
する抵抗値が印加電圧による電流値により検出され、こ
れにより所望のデータが記録され、また再生される。
【００４３】かくするにつき、このような記録層７の結
晶構造の変化に伴う抵抗値変化により所望のデータを記
録する場合、従来のＤＲＡＭにおける電荷蓄積機構のよ
うな、いわゆるリフレッシュの動作を省略でき、その分
簡易な構成によりメモリチップを構成することができ
る。
【００４４】（１−３）第１の実施の形態の効果 以上の構成によれば、システム部２Ａを作成したメモリ
基板２上に、データセル部３を構成したことにより、メ
モリ基板２上及びデータセル部３において、それぞれ従
来に比して緩やかなデザインルールによりシステム部、
データセルを作成することができ、その分簡易な工程に
より大容量のメモリを作成することができる。
【００４５】またデータセル部をメモリ基板２と異なる
プロセスにより作成することにより、簡易な工程により
データセル部を作成することができ、これによっても簡
易な工程により大容量のメモリを作成することができ
る。
【００４６】具体的に、記録層７の結晶構造の変化に伴
う抵抗値変化により所望のデータを記録するように、デ
ータセルの構造を選定でき、その分簡易な工程によりメ
モリを作成でき、また簡易な構成によりメモリを作成す
ることができる。さらに電荷蓄積機構による従来の半導
体メモリに比してデータセルの構造を簡略化することが
でき、その分簡易な構成による大容量のメモリを作成す
ることができる。
【００４７】またワード線及びビット線の電極パッド
を、それぞれワード線及びビット線に比して格段的に周
期が粗く、かつ大面積により構成することにより、位置
合わせの作業を簡略化することができる。
【００４８】（２）第２の実施の形態 この実施の形態においては、本発明をリードオンリメモ
リに適用する。図９は、このリードオンリメモリのメモ
リチップを示す断面図である。このメモリチップ３０
は、メモリ基板３１上にデータセル部３２を作成して形
成される。
【００４９】ここでメモリ基板３１は、このメモリ基板
３１に作成されるシステム部において、入力回路１６が
省略されている点、記録再生制御信号に代えて再生制御
信号が入力される点を除いて、図２及び図３についてい
て上述したメモリ基板２と同一に構成される。
【００５０】データセル部３２は、図１について説明し
たデータセル部３と同様に、ワード線４及びビット線５
が作成され、ワード線４及びビット線５の交点にデータ
セルが作成される。各データセルは、各データセルに割
り当てられた論理レベルに応じて異なる構造により構成
され、例えば論理０が割り当てられたデータセルにおい
ては、ワード線４及びビット線５間にダイオード６が配
置されるのに対し、論理１が割り当てられたデータセル
においては、ワード線４及びビット線５間に層間絶縁層
８が配置される。これによりデータセルは、抵抗により
データを保持し、所定の電圧を印加して流れる電流によ
り保持したデータを検出できるようになされている。
【００５１】図１０は、このデータセル部３２における
ワード線４の作成工程を示す断面図である。データセル
部３２は、第１の実施の形態と同様に、メモリ基板３１
上の全面に、メタル層４Ａが形成される（図１０
（Ａ））。続いてデータセル部３２は、同様に、ｐｎシ
リコン層６Ａが作成される。
【００５２】続いてデータセル部３２は、ｐｎシリコン
層６Ａ上に紫外線硬化樹脂２０が塗布された後（図１０
（Ｂ））、スタンパー３４が押しつけられ（図１０
（Ｃ））、この状態で紫外線硬化樹脂２０が硬化された
後、スタンパー３４が剥離される（図１０（Ｄ））。こ
こでこの実施の形態においてスタンパー３４は、論理０
が割り当てられたデータセルにおいては、ワード線４、
ｐｎシリコン層６Ａの厚さに対応した凹形状により形成
されるのに対し、論理１が割り当てられたデータセル、
ワード線４の延長方向のデータセル間においては、ワー
ド線４の厚さに対応した凹形状により形成される。これ
によりデータセル部３２は、いわゆる２Ｐ法によりスタ
ンパー３４の凹凸が転写され、ｐｎシリコン層６Ａ上に
紫外線硬化樹脂による凹凸が形成される。
【００５３】このようにしてスタンパー２１を押し付け
て凹凸形状を作成するにつき、スタンパー２１は、図６
について上述したように、ワード線電極パッド２Ｃと重
なり合う部分においては、ワード線電極パッド２Ｃの形
状に対応して凸部が形成されるように押圧面に凹部が形
成され、これにより簡易な位置決めによりワード線４を
メモリ基板３１の電極パッドに接続できるようになされ
ている。
【００５４】続いてデータセル部３２は、このように凹
凸が転写された紫外線硬化樹脂２０の表面より一様にエ
ッチングの処理が実行され（図１０（Ｄ））、紫外線硬
化樹脂２０の最も深い凹部の部分について、メタル層４
Ａ、ｐｎシリコン層６Ａが取り除かれ、これにより連続
するワード線４間のスペースが形成される。また、続く
深さの凹部の部分については、ｐｎシリコン層６Ａが取
り除かれ、紫外線硬化樹脂２０の凸部の部分について
は、メタル層４Ａ、ｐｎシリコン層６Ａが取り残される
（図１０（Ｅ））。
【００５５】これにより連続するワード線４が形成さ
れ、このワード線４上に、論理０が割り当てられたデー
タセルにおいてはダイオード６が配置され、論理１が割
り当てられたデータセルにおいては、ワード線４が露出
するように形成される。
【００５６】続いてデータセル部３２は、ＳｉＯ2 、Ｓ
ｉ3 Ｎ4 等による絶縁膜が形成され、これによりワード
線４間の絶縁が確保される。続いて図１１に示すよう
に、例えば紫外線硬化樹脂３６等でなる液状の樹脂が塗
布された後（図１１（Ａ）及び（Ｂ））、この樹脂の表
面が平坦になるように硬化される。続いて例えば酸素プ
ラズマエッチング等の、メタル層４Ａ、ｐｎシリコン層
６Ａに影響を与えないエッチング手法により、紫外線硬
化樹脂３６がエッチングされ（図１１（Ｃ））、最もメ
モリ基板３１より突出するダイオード６の表面が暴露さ
れる。
【００５７】これによりこの実施の形態においては、こ
の紫外線硬化樹脂３６により層間絶縁層８が形成され
る。また論理１が割り当てられたデータセルにおいて
は、ワード線４上に、紫外線硬化樹脂３６による層間絶
縁層８が形成される。これらによりこのメモリチップ３
０は、第１の実施の形態と同様にしてビット線５が作成
され、論理０のデータセルにおいて抵抗値がほぼ０
〔Ω〕になるように、また論理１のデータセルにおいて
は抵抗値がほぼ無限大になるように形成される。このと
きメモリチップ３０は、この暴露されたダイオード６の
表面に正しくビット線５が形成されるように、続くビッ
ト線作成工程において、スタンパーが位置決めされる。
【００５８】図９に示す構成によれば、リードオンリメ
モリに適用して第１の実施の形態と同様の効果を得るこ
とができる。
【００５９】（３）第３の実施の形態 ところで第２の実施の形態のように、ワード線４を作成
する際に、同時に各データセルの論理レベルに応じて各
データセルを作成し、その後ビット線５を作成する場
合、ビット線５の位置合わせに高い精度が必要になる。
このためこの実施の形態においては、簡易な位置決め精
度によりビット線５を作成できるようにする。
【００６０】すなわち図１２に示すように、ビット線５
の延長方向に露出するデータセルの幅をＷ、この延長方
向へのデータセルの繰り返しピッチをＰＷとする。なお
この図１２において、ダイオードが露出してなるデータ
セルをハッチングにより示す。また図１３に示すよう
に、ビット線５の線幅をＢ、繰り返しピッチＰＢとす
る。この場合繰り返しピッチをＰＷ及びＰＢを等しいと
すると、ビット線５の線幅ａ以下のアライメント精度が
必要となり、簡易な設備、工程によっては、図１４に示
すように、各データセルにビット線を正しく接続できな
くなる。
【００６１】このためこの実施の形態において、ビット
線形状を転写するスイタンパーは、ビット線を形成する
領域がデータセルの領域を囲む大きな領域になるよう
に、表面に凹凸形状が形成され、これにより電極パッド
を基準にした粗い位置決め精度によりスタンパーを押し
付けても、データセルが配置された領域においては、確
実にビット線の凹凸形状を形成できるようにする。
【００６２】さらにスタンパーは、図１５に示すデータ
セルの繰り返しピッチＰＷとビット線の繰り返しピッチ
ＰＢとの関係が次式に示すように設定され、これにより
繰り返しピッチＰＷよりビット線の繰り返しピッチＰＢ
が小さくなるように設定される。
【００６３】
【数１】
【００６４】さらにスタンパーは、データセルの繰り返
しピッチＰＷ、データセルの幅Ｗ、ビット線５の繰り返
しピッチＰＢ、ビット線５の幅Ｂの関係が次式に示すよ
うに設定され、これにより隣接するワード線において、
これらワード線間に配置されたデータセルに対して何れ
かのワード線が必ず重なり合うようにする。
【００６５】
【数２】
【００６６】またスタンパーは、データセルの繰り返し
ピッチＰＷ、データセルの幅Ｗ、ビット線５の幅Ｂの関
係が次式に示すように設定され、１つのデータセルに対
して隣接するワード線が共に重なり合うようにする。
【００６７】
【数３】
【００６８】これらによりこの実施の形態に係るメモリ
チップは、電極パッドを基準にした粗い位置決め精度に
よりスタンパーを押し付けて、各データセルにそれぞれ
ビット線を確実に接続できるようになされている。
【００６９】このように形成されるビット線に対して、
ワード線を形成するスタンパーは、特定箇所のデータセ
ルに基準データを記録するように、表面の凹凸形状が形
成される。ちなみにこの基準データは、所定のワード線
上に、例えば特定のパターンの論理レベルが連続してな
るデータセルを形成することにより記録される。
【００７０】このメモリチップは、工場出荷時の検査工
程において、各データセルの論理レベルを検査し、この
検査結果に基づいて行アドレスデコーダ１３にオフセッ
ト値を与えられ、これによりこの基準データを基準にし
て相対的なビット線の変位が補正される。
【００７１】第３の実施の形態によれば、ワード線形成
時に同時にデータセルを作成してリードオンリメモリを
作成する場合でも、簡易な位置決めによりリードオンリ
メモリを作成することができる。
【００７２】（４）第４の実施の形態 図１６は、第４の実施の形態に係るメモリチップを示す
断面図である。このメモリチップ４０は、メモリ基板２
にデータセル基板４２を積層して作成される。
【００７３】ここでデータセル基板４２は、シリコン、
ガラス、プラスチック等の平坦な板状部材上に、上述の
第１〜第２の実施の形態について説明したと同様にし
て、ワード線４、データセル、ビット線５を形成して作
成される。またデータセル基板４２は、マイクロ半田ボ
ール、異方性導電材料、マイクロバンプボンディング等
の表面実装手法によりメモリ基板２と接続される。
【００７４】メモリ基板２にデータセル基板４２を積層
してメモリチップを作成するようにしても、第１及び第
２の実施の形態と同様の効果を得ることができる。
【００７５】（５）第５の実施の形態 この実施の形態においては、図１７に示すデータセル基
板４３にワード線、データセル、ビット線を形成した
後、図１６について説明したように、メモリ基板２と積
層してランダムアクセスメモリによるメモリチップを作
成する。
【００７６】すなわちデータセル基板４３は、いわゆる
２Ｐ法より、又はエッチングによりシリコン、ガラス、
プラスチック等の平坦な板状部材上に凹凸の溝を形成し
て作成される。なおデータセル基板４３は、射出成形に
よっても作成することができる。この凹凸の溝は、凸部
がワード線に対応するように形成される。
【００７７】データセル基板４３は、図１８及び図１９
に断面を取って示すように、斜め上方方向からの蒸着に
よりメタル層４Ａが作成された後、ｐｎシリコン層６
Ａ、記録膜７Ａが順次形成される。このとき斜め上方方
向からの蒸着によることから、データセル基板４３は、
凸部の影の部分には殆ど蒸着材料が堆積せず、これによ
りこの凸部の上面とこの凸部の１の側面についてだけ、
これらメタル層４Ａ、ｐｎシリコン層６Ａ、記録膜７Ａ
が形成される。その後データセル基板４３は、例えばウ
エットエッチング等の等方的なエッチングにより、凸部
の影の部分に付着した蒸着材料が完全に除去される。
【００７８】これによりデータセル基板４３は、ワード
線４と、このワード線４上に堆積するｐｎシリコン層６
Ａ、記録膜７Ａが形成され、図７について上述した層間
絶縁層８の作成工程、図８について上述したビット線、
データセル作成工程を経て、メモリ基板２と一体化され
る。
【００７９】この実施の形態によれば、基板に形成され
た凹凸形状に倣ってワード線を形成するようにしても、
上述の実施の形態と同様の効果を得ることができる。
【００８０】（６）第６の実施の形態 図２０は、第６の実施の形態に係るワード線作成工程の
説明に供する断面図である。この実施の形態において
は、図１７について説明したデータセル基板４３を用い
て、この図２０に示す工程によりワード線４、ｐｎシリ
コン層６Ａ、記録膜７Ａを作成する。
【００８１】すなわちデータセル基板４３は、上方方向
からの蒸着によりメタル層４Ａが作成された後、ｐｎシ
リコン層６Ａ、記録膜７Ａが順次形成される（図２０
（Ａ））。その後データセル基板４３は、紫外線硬化樹
脂、フォトレジスト等の液状樹脂が塗布されて硬化され
ることにより表面が平坦化される（図２０（Ｂ））。さ
らにデータセル基板４３は、膜厚方向に、エッチングの
処理が実行される。これによりデータセル基板４３は、
凹部にメタル層４Ａ、ｐｎシリコン層６Ａ、記録膜７Ａ
が取り残され（図２０（Ｃ））、ワード線４と、このワ
ード線４上に、ｐｎシリコン層６Ａ、記録膜７Ａが形成
される。
【００８２】データセル基板４３は、その後第５の実施
の形態と同様に、図７について上述した層間絶縁層８の
作成工程、図８について上述したビット線、データセル
作成工程を経て、メモリ基板２と一体化される。
【００８３】この実施の形態によれば、データセル基板
４３の凹部にワード線を形成しても、第５の実施の形態
と同様の効果を得ることができる。
【００８４】（７）第７の実施の形態 この実施の形態においては、図２１に示すデータセル基
板４７にワード線、データセル、ビット線を形成した
後、図１６について説明したように、メモリ基板２を積
層してランダムアクセスメモリによるメモリチップを作
成する。
【００８５】すなわちデータセル基板４７は、いわゆる
２Ｐ法より、又はエッチングによりシリコン、ガラス、
プラスチック等の平坦な板状部材上に凹凸形状を形成し
て作成される。なおデータセル基板４７は、射出成形に
よっても作成することができる。
【００８６】データセル基板４７は、ワード線４の繰り
返しに対応するように、一方向に凹凸が形成され、さら
にこの方向と直交する方向のビット線の繰り返しに対応
するように、凹凸が形成される。すなわちワード線及び
ビット線が共に配置されない部分では、最も深さが深く
なるように凹部が形成される。またワード線及びビット
線が重なり合う部分は、最も深さが浅くなるように凸部
が形成され、残るワード線又はビット線だけが配置され
る部分では、これら凹部及び凸部の中間の深さにより形
成される。
【００８７】データセル基板４７は、図２２に示すよう
に、斜め上方方向で、かつワード線の延長方向より直交
する方向からの蒸着によりメタル層４Ａが作成された
後、ｐｎシリコン層６Ａ、記録膜７Ａが順次形成され
る。
【００８８】なおこの図２２においては、メタル層、ｐ
ｎシリコン層、記録膜の付着をハッチングにより示す。
この場合、蒸着材料は、影の部分に加えて、凹部のコー
ナー、凸部の側面奥側のコーナー近傍においては付着量
が極めて少なくなる。データセル基板４７は、例えばウ
エットエッチング等の等方的なエッチングにより、これ
ら凸部の影の部分等に付着した蒸着材料が完全に除去さ
れる。これによりデータセル基板４７は、ワード線４が
形成され、またこのワード線４上に、ｐｎシリコン層、
記録膜が形成される。
【００８９】続いて図２３に示すように、データセル基
板４７は、このワード線４作成時とは直交する方向で、
かつ基板の斜め上方からの蒸着によりメタル材料が付着
される。この場合も、蒸着材料は、影の部分に加えて、
凹部のコーナー、凸部の側面奥側のコーナー近傍におい
ては付着量が極めて少なくなる。
【００９０】これにより図２４に示すように、データセ
ル基板４７は、ワード線４及びビット線５が形成され、
このワード線４及びビット線５が重なり合う凸部にｐｎ
シリコン層によるダイオード６、記録膜による記録層７
が形成される。
【００９１】データセル基板４７は、その後凸部の影の
部分等に付着した蒸着材料が完全に除去された後、第５
の実施の形態と同様に、図７について上述した層間絶縁
層８の作成工程、図８について上述したビット線、デー
タセル作成工程を経て、メモリ基板２と一体化される。
【００９２】この実施の形態によれば、データセル基板
４３に２次元的な凹凸を形成し、この凹凸に倣ってデー
タ線、ワード線を形成しても、第５の実施の形態と同様
の効果を得ることができる。
【００９３】（８）第８の実施の形態 図２５は、図２１との対比により本発明の第８の実施の
形態に係るデータセル基板を拡大して示す斜視図であ
る。この実施の形態においては、このデータセル基板４
８を用いてリードオンリメモリを作成する。
【００９４】すなわちデータセル基板４８は、第７の実
施の形態と同様に、ワード線及びビット線に対応して凹
凸形状が形成される。このときデータセル基板４８は、
データセルの部分になる凸部が、論理１のデータセルに
比して論理０のデータセルが突出するように形成され
る。データセル基板４８は、このように論理レベルに応
じて凸部の高さが異なるように形成されて、第７の実施
の形態と同様にして、メタル層及びｐｎシリコン層が作
成される。
【００９５】すなわち図２６に示すように、データセル
基板４８は、斜め上方方向で、かつワード線の延長方向
より直交する方向からの蒸着によりメタル層４Ａが作成
された後、ｐｎシリコン層６Ａが形成される。このとき
斜め上方方向からの蒸着によることから、データセル基
板４８は、凸部の影の部分に殆ど蒸着材料が堆積しない
部分が作成される。また蒸着材料は、影の部分に加え
て、凹部のコーナー近傍、凸部の側面奥側のコーナー近
傍においては付着量が極めて少なくなる。
【００９６】特に、蒸着の条件を選定することにより、
論理０を割り当てた突出量の大きな凸部のビット線側側
面においては、蒸着材料が大きな面積により付着するの
に対し、論理０を割り当てた突出量の大きな凸部のビッ
ト線側側面においては、蒸着材料が小さな面積により付
着するようになる。データセル基板４８は、例えばウエ
ットエッチング等の等方的なエッチングにより、これら
凸部の影の部分等に付着した蒸着材料が完全に除去され
る。これによりデータセル基板４８は、ワード線４が形
成され、またこのワード線４上に、ｐｎシリコン層が形
成される。
【００９７】続いてデータセル基板４８は、図２７に示
すように、基板面より垂直な上方から、蒸着等により絶
縁膜材料を堆積し、絶縁層４９を作成する。このときＡ
−Ａ線により断面を取って図２８（Ａ）に示すように、
データセル基板４８は、論理０を割り当てた突出量の大
きな凸部のビット線側側面においては、メタル層、ｐｎ
シリコン層が部分的に露出するように、絶縁膜材料が堆
積する。またＢ−Ｂ線により断面を取って図２８（Ｂ）
に示すように、他の部分においては、表面が絶縁層４９
により完全に覆われるように絶縁膜材料が堆積する。
【００９８】続いてデータセル基板４８は、図２３につ
いて説明したと同様にして、斜め方向からの蒸着により
ワード線が作成され、これにより論理０を割り当てた突
出量の大きな凸部においては、ｐｎシリコン層によるダ
イオードを間に挟んでワード線とビット線とが導通状態
に保持され、論理１を割り当てた突出量の小さな凸部に
おいては、絶縁層４９によりワード線とビット線とが非
導通状態に保持され、それぞれ論理レベルを設定してな
るデータセルが作成される。
【００９９】データセル基板４８は、その後凸部の影の
部分等に付着した蒸着材料が完全に除去された後、メモ
リ基板２と一体化される。
【０１００】この実施の形態によれば、データセル基板
４３に論理レベルに対応した高さにより２次元的な凹凸
形状を形成し、この凹凸に倣ってデータ線、ワード線を
形成しても、第５の実施の形態と同様の効果を得ること
ができる。
【０１０１】（９）他の実施の形態 なお上述の第３の実施の形態においては、ビット線の設
定によりアライメント誤差を補正する場合について述べ
たが、本発明はこれに限らず、例えば誤り訂正回路によ
り補正するようにしてもよい。
【０１０２】また上述の第５〜第８の実施の形態におい
ては、メモリ基板と別体にデータセル基板を構成する場
合について述べたが、本発明はこれに限らず、例えば２
Ｐ法によりメモリ基板上に凹凸形状を形成することによ
り、メモリ基板上にデータセル部を作成するようにして
もよい。
【０１０３】また上述の第１〜第４の実施の形態におい
ては、メモリ基板上にデータセル部を構成する場合につ
いて述べたが、本発明はこれに限らず、これとは逆に、
データセル基板上にメモリ基板を構成してもよい。なお
この場合、システム部は、ＴＦＴ等を用いた回路により
構成される。
【０１０４】また上述の実施の形態においては、ワード
線形成時、又はビット線形成時、併せてデータセルを作
成する場合について述べたが、本発明はこれに限らず、
ワード線形成時又はビット線形成時とは別に、別途、デ
ータセル作成工程を設け、これによりデータセルを作成
してもよい。
【０１０５】また上述の実施の形態においては、データ
セル基板にデータセル、ワード線、ビット線を配置する
場合について述べたが、本発明はこれに限らず、例えば
これらワード線及び又はデータ線を選択する選択機構の
一部をデータセル基板に配置してもよい。このようにす
れば、その分データセル基板とメモリ基板との接続を簡
略化することができる。
【０１０６】またこれに加えて、又は代えて、各データ
セルを駆動するＴＦＴトランジスタ等を配置してもよ
い。
【０１０７】さらに上述の実施の形態においては、抵抗
値により所望のデータをデータセルに保持する場合につ
いて述べたが、本発明はこれに限らず、例えば強誘電体
膜により記録層を構成することにより、いわゆるＦｅＲ
ＡＭ構造によりメモリチップを構成してもよい。
【０１０８】また上述の実施の形態においては、スタン
パーによる凹凸形状に倣って、又はデータセル基板の凹
凸形状に倣って、データセル部を構成する場合について
述べたが、本発明はこれに限らず、例えばマスクを用い
たフォトエッチングによりデータセル部を構成する場合
にも広く適用することができる。
【０１０９】また上述の実施の形態においては、各デー
タセルにｐｎ接合ダイオードを配置する場合について述
べたが、本発明はこれに限らず、必要に応じてショット
キーダイオードを配置しても良く、またダイオードを省
略してもよい。
【０１１０】さらに上述の実施の形態においては、所定
の電圧を印加して流れる電流により各データセルに記録
したデータを再生する場合について述べたが、本発明は
これに限らず、所望の電流を流して発生する電圧等の検
出により、各データセルに記録したデータを再生しても
よい。
【０１１１】さらに上述の実施の形態においては、リー
ドオンリメモリ、ランダムアクセスメモリに本発明を適
用する場合について述べたが、本発明はこれに限らず、
例えば非可逆的に組成変化する材料を記録膜に適用し
て、１回だけ記録可能なプログラムメモリを作成するこ
ともできる。またこれらリードオンリメモリ、ランダム
アクセスメモリ、プログラムメモリを混在させたメモリ
にも適用することができる。
【０１１２】
【発明の効果】上述のように本発明によれば、データセ
ル部を、このデータセル部を制御するシステム部と別工
程により作成することにより、簡易な工程で、大容量化
することができるメモリと、このメモリを用いた情報機
器を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るメモリチップ
を示す断面図である。
【図２】図１のメモリ基板を示す平面図である。
【図３】図２のメモリ基板に配置されるシステム部を示
すブロック図である。
【図４】図３のセンスアンプの動作の説明に供する信号
波形図である。
【図５】図１のデータセル部のワード線作成の説明に供
する断面図である。
【図６】ワード線をメモリ基板に接続する電極の説明に
供する平面図である。
【図７】層間絶縁層の作成工程の説明に供する断面図で
ある。
【図８】図１のデータセル部のビット線作成の説明に供
する断面図である。
【図９】本発明の第２の実施の形態に係るメモリチップ
を示す断面図である。
【図１０】図９のデータセル部のワード線作成の説明に
供する断面図である。
【図１１】図１０に続く工程の説明に供する断面図であ
る。
【図１２】本発明の第３の実施の形態に係るメモリチッ
プの説明に供する平面図である。
【図１３】図１２との対比により示すビット線を示す平
面図である。
【図１４】ワード線及びビット線の重なり合いの説明に
供する平面図である。
【図１５】ワード線及びビット線の重なり合いの説明に
供する平面図である。
【図１６】本発明の第４の実施の形態に係るメモリチッ
プの説明に供する断面図である。
【図１７】本発明の第５の実施の形態に係るメモリチッ
プに適用されるデータセル基板を示す斜視図である。
【図１８】ワード線作成時における蒸着の説明に供する
断面図である。
【図１９】図１８の蒸着により作成されたワード線を示
す平面図及び断面図である。
【図２０】本発明の第６の実施の形態に係るメモリチッ
プに適用されるデータセル基板において、ワード線の作
成工程を示す断面図である。
【図２１】本発明の第７の実施の形態に係るメモリチッ
プに適用されるデータセル基板を示す斜視図である。
【図２２】図２１のデータセル基板によりワード線の作
成工程を示す斜視図である。
【図２３】図２１のデータセル基板によりビット線の作
成工程を示す斜視図である。
【図２４】図２３のデータセル基板によるワード線、ビ
ット線、データセルの関係を示す斜視図である。
【図２５】本発明の第８の実施の形態に係るメモリチッ
プに適用されるデータセル基板を示す斜視図である。
【図２６】図２５のデータセル基板によりワード線の作
成工程を示す斜視図である。
【図２７】図２５のデータセル基板における絶縁層の作
成工程を示す斜視図である。
【図２８】図２７をＡ−Ａ線及びＢ−Ｂ線により切り取
って示す断面図である。
【符号の説明】
１、３０、４０……メモリチップ、２、３１……メモリ
基板、２Ａ……システム部、３、３２……データセル
部、４……ワード線、４Ａ、５Ａ……メタル層、５……
ビット線、６……ダイオード、６Ａ……ｐｎシリコン
層、７……記録層、７Ａ……記録膜、８……層間絶縁
層、９……保護層、２０、２４、４３、３６……紫外線
硬化樹脂、２１、２５、３４……スタンパー、４２、４
３、４７、４８……データセル基板

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】マトリックス状に配置されたデータセルに
    それぞれデータを保持するデータセル部と、 前記データセルに保持されたデータを読み出すシステム
    部とを有するメモリにおいて、 前記データセル部及び前記システム部が異なる製造工程
    により作成されたことを特徴とするメモリ。
  2. 【請求項２】前記データセル部と、前記システム部の少
    なくとも一部とが異なる基板に作成された後、一体化さ
    れたことを特徴とする請求項１に記載のメモリ。
  3. 【請求項３】前記データセル部の基板に、前記データセ
    ルを選択する選択機構の一部を搭載したことを特徴とす
    る請求項２に記載のメモリ。
  4. 【請求項４】前記システム部の少なくとも一部を作成し
    た基板上に、前記データセル部を積層して作成したこと
    を特徴とする請求項１に記載のメモリ。
  5. 【請求項５】前記データセル部側に、前記データセルを
    選択する選択機構の一部を配置したことを特徴とする請
    求項４に記載のメモリ。
  6. 【請求項６】前記データセル部を作成した基板上に、前
    記システム部の少なくとも一部を積層して作成したこと
    を特徴とする請求項１に記載のメモリ。
  7. 【請求項７】前記データセル部の基板側に、前記データ
    セルを選択する選択機構の一部を配置したことを特徴と
    する請求項６に記載のメモリ。
  8. 【請求項８】前記データセル部における配線パターン幅
    が、前記システム部の配線パターン幅に比して幅狭に形
    成されたことを特徴とする請求項１に記載のメモリ。
  9. 【請求項９】前記データセル部は、複数の基準部材の位
    置決め工程を経て作成され、 前記位置決め工程における位置決めの精度が、前記デー
    タセル部における配線パターン幅に比して、粗くし得る
    ように設定されたことを特徴とする請求項１に記載のメ
    モリ。
  10. 【請求項１０】前記データセルは、 抵抗値により前記データを保持することを特徴とする請
    求項１に記載のメモリ。
  11. 【請求項１１】前記データセルは、 インピーダンスにより前記データを保持することを特徴
    とする請求項１に記載のメモリ。
  12. 【請求項１２】前記データセルは、 印加電圧又は印加電流による抵抗値の変化により前記デ
    ータを記憶することを特徴とする請求項１に記載のメモ
    リ。
  13. 【請求項１３】前記データセルは、 印加電圧又は印加電流によるインピーダンスの変化によ
    り前記データを記憶することを特徴とする請求項１に記
    載のメモリ。
  14. 【請求項１４】前記データセル部は、 再生専用のデータセルと、少なくとも１回はデータの記
    録が可能なデータセルとを有することを特徴とする請求
    項１に記載のメモリ。
  15. 【請求項１５】前記データセル部は、 所定の基準部材の形状に倣って少なくとも配線パターン
    が形成されて前記データセルが形成されたことを特徴と
    する請求項１に記載のメモリ。
  16. 【請求項１６】前記基準部材は、 所定の凹凸形状を有する基板でなり、 前記データセル部は、 前記基準部材に少なくとも金属膜を堆積した後、前記凹
    凸形状に従って前記金属膜を選択的に処理することによ
    り、前記基準部材の形状に倣って少なくとも配線パター
    ンが形成されることを特徴とする請求項１５に記載のメ
    モリ。
  17. 【請求項１７】前記基準部材は、 所定の凹凸形状を有する部材でなり、 前記データセル部は、 所定の基板に少なくとも金属膜を堆積した後、前記基準
    部材の凹凸形状を転写し、該転写した凹凸形状に従って
    前記金属膜を選択的に処理することにより、前記基準部
    材の形状に倣って少なくとも配線パターンが形成される
    ことを特徴とする請求項１５に記載のメモリ。
  18. 【請求項１８】前記データセル部は、 所定方向に延長する第１の配線パターンが、前記延長方
    向と略直交する方向に繰り返し形成され、 前記第１の配線パターンと略直交する第２の配線パター
    ンが、前記第２の配線パターンの延長方向と略直交する
    方向に繰り返し形成され、 前記第１の配線パターン上に所定間隔で形成された接続
    点が、前記第２の配線パターンにより順次接続されて前
    記データセルが作成され、 前記第２の配線パターンの繰り返し周期が、前記接続点
    の繰り返し周期に比して小さくなるように設定されたこ
    とを特徴とする請求項１に記載のメモリ。
  19. 【請求項１９】前記データセル部は、 前記接続点の何れかが特定のデータを保持する基準のデ
    ータセルに設定されたことを特徴とする請求項１８に記
    載のメモリ。
  20. 【請求項２０】前記システム部は、 前記基準のデータセルの検出結果に基づいて、前記第２
    の配線パターンを選択して前記データセルを選択するこ
    とを特徴とする請求項１９に記載のメモリ。
  21. 【請求項２１】メモリを有する情報機器において、 前記メモリは、 マトリックス状に配置されたデータセルにそれぞれデー
    タを保持するデータセル部と、 前記データセルに保持されたデータを読み出すシステム
    部とを有するメモリにおいて、 前記データセル部及び前記システム部が異なる製造工程
    により作成されたことを特徴とする情報機器。
  22. 【請求項２２】前記データセル部と、前記システム部の
    少なくとも一部とが異なる基板に作成された後、一体化
    されたことを特徴とする請求項２１に記載の情報機器。
  23. 【請求項２３】前記データセル部の基板に、前記データ
    セルを選択する選択機構の一部を搭載したことを特徴と
    する請求項２２に記載の情報機器。
  24. 【請求項２４】前記システム部の少なくとも一部を作成
    した基板上に、前記データセル部を積層して作成したこ
    とを特徴とする請求項２１に記載の情報機器。
  25. 【請求項２５】前記データセル部側に、前記データセル
    を選択する選択機構の一部を配置したことを特徴とする
    請求項２４に記載の情報機器。
  26. 【請求項２６】前記データセル部を作成した基板上に、
    前記システム部の少なくとも一部を積層して作成したこ
    とを特徴とする請求項２１に記載の情報機器。
  27. 【請求項２７】前記データセル部の基板側に、前記デー
    タセルを選択する選択機構の一部を配置したことを特徴
    とする請求項２６に記載の情報機器。
  28. 【請求項２８】前記データセル部における配線パターン
    幅が、前記システム部の配線パターン幅に比して幅狭に
    形成されたことを特徴とする請求項２１に記載の情報機
    器。
  29. 【請求項２９】前記データセル部は、複数の基準部材の
    位置決め工程を経て作成され、 前記位置決め工程における位置決めの精度が、前記デー
    タセル部における配線パターン幅に比して、粗くし得る
    ように設定されたことを特徴とする請求項２１に記載の
    情報機器。
  30. 【請求項３０】前記データセルは、 抵抗値により前記データを保持することを特徴とする請
    求項２１に記載の情報機器。
  31. 【請求項３１】前記データセルは、 インピーダンスにより前記データを保持することを特徴
    とする請求項２１に記載の情報機器。
  32. 【請求項３２】前記データセルは、 印加電圧又は印加電流による抵抗値の変化により前記デ
    ータを記憶することを特徴とする請求項２１に記載の情
    報機器。
  33. 【請求項３３】前記データセルは、 印加電圧又は印加電流によるインピーダンスの変化によ
    り前記データを記憶することを特徴とする請求項２１に
    記載の情報機器。
  34. 【請求項３４】前記データセル部は、 再生専用のデータセルと、少なくとも１回はデータの記
    録が可能なデータセルとを有することを特徴とする請求
    項２１に記載の情報機器。
  35. 【請求項３５】前記データセル部は、 所定の基準部材の形状に倣って少なくとも配線パターン
    が形成されて前記データセルが形成されたことを特徴と
    する請求項２１に記載の情報機器。
  36. 【請求項３６】前記基準部材は、 所定の凹凸形状を有する基板でなり、 前記データセル部は、 前記基準部材に少なくとも金属膜を堆積した後、前記凹
    凸形状に従って前記金属膜を選択的に処理することによ
    り、前記基準部材の形状に倣って少なくとも配線パター
    ンが形成されることを特徴とする請求項３５に記載の情
    報機器。
  37. 【請求項３７】前記基準部材は、 所定の凹凸形状を有する部材でなり、 前記データセル部は、 所定の基板に少なくとも金属膜を堆積した後、前記基準
    部材の凹凸形状を転写し、該転写した凹凸形状に従って
    前記金属膜を選択的に処理することにより、前記基準部
    材の形状に倣って少なくとも配線パターンが形成される
    ことを特徴とする請求項３５に記載の情報機器。
  38. 【請求項３８】前記データセル部は、 所定方向に延長する第１の配線パターンが、前記延長方
    向と略直交する方向に繰り返し形成され、 前記第１の配線パターンと略直交する第２の配線パター
    ンが、前記第２の配線パターンの延長方向と略直交する
    方向に繰り返し形成され、 前記第１の配線パターン上に所定間隔で形成された接続
    点が、前記第２の配線パターンにより順次接続されて前
    記データセルが作成され、 前記第２の配線パターンの繰り返し周期が、前記接続点
    の繰り返し周期に比して小さくなるように設定されたこ
    とを特徴とする請求項２１に記載の情報機器。
  39. 【請求項３９】前記データセル部は、 前記接続点の何れかが特定のデータを保持する基準のデ
    ータセルに設定されたことを特徴とする請求項３８に記
    載の情報機器。
  40. 【請求項４０】前記システム部は、 前記基準のデータセルの検出結果に基づいて、前記第２
    の配線パターンを選択して前記データセルを選択するこ
    とを特徴とする請求項３９に記載の情報機器。
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