JPH01166543A - Ｖｌｓｉのパッケージ - Google Patents

Ｖｌｓｉのパッケージ

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JPH01166543A
JPH01166543A JP63245874A JP24587488A JPH01166543A JP H01166543 A JPH01166543 A JP H01166543A JP 63245874 A JP63245874 A JP 63245874A JP 24587488 A JP24587488 A JP 24587488A JP H01166543 A JPH01166543 A JP H01166543A
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package
interconnection network
block
integrated circuit
conductor
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Gerard Dehaine
ジェラール　ドゥエンヌ
Karel Kurzweil
カレル　キュルツヴァイル
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Bull SAS
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、超高密度集積回路、すなわちＶＬＳＩチップ
のパッケージに関するものである。
本発明はエレクトロニクスの分野に応用可能であり、信
号処理装置内への集積回路の実装、特に、このような装
置のプリント回路基板上への集積回路の接続に利用され
る。一般にＶＬＳＩは、集積回路を支持する少なくとも
１つの伝熱性ブロックと、複数の入出力端子と、これら
複数の入出力端子を集積回路に接続する複数の導体から
なる相互接続ネットワークとを備えるパッケージ内に収
容される。パッケージの入出力端子のうちでは、信号端
子が、所定の様々な外部電位を印加される電源端子と区
別される。同様に、相互接続ネットワーク内では、信号
用導体が、電源電位を集積回路まで到達させる機能を有
する電源導体と区別される。
従来の技術 ＶＬＳ　Ｉのパッケージは極めて厳しい要求を満たして
いる必要がある。まず、電力の無効成分を最小にしなく
てはならない。一般に、これはパッケージ内に組み込ま
れているデカップル装置を用いて行う。デカップル装置
は、少なくとも１つのデカップル用コンデンサのプレー
トに接続された複数の導体板を一般に備えている。各導
体板は、パッケージの電源端子に印加された異なる電位
を受ける。実際のデカップルは、導体板とこのコンデン
サに接続された導体が接続されている点においてなされ
る。導体板の自己インダクタンスが非常に小さいことを
考慮すると、デカップルは実際上は導体板と相互接続ネ
ットワークの電源導体が接続されている点においてもな
される。従って、デカップルは、接続線を極めて短くす
るために後者の接続点が集積回路に近くなるほど効果的
であり、また、コンデンサの容量が大きくその内部自己
インダクタンスが小さく、しかも導体板との間の接続線
の自己インダクタンスが小さいほど効果的である。一般
に、デカップル装置が電源導体に及ぼす作用には、電源
導体を介して小さな抵抗で電源電位を分配する機能を付
は加える。この機能は主としてデカップル装置の導体板
によって実現される。この導体板は、集積回路が良好な
動作を行うのに必要とされるエネルギの変化にほとんど
影響されないようにする機能をもつ。一方、パッケージ
は、単純な構成であり簡単に取り付けることのできる素
子を用いてできるだけ安くする必要がある。さらに、パ
ッケージの機械的抵抗力、気密性、接続の取り外し可能
性といった別の条件も課されることがある。
発明が解決しようとする課題 このような条件を満足させることを目的とした方法がヨ
ーロッパ特許出願公開第０．１６６、６３４号に記載さ
れて公知となっている。この出願のパッケージは「チッ
プ・キャリア」タイプであり、集積回路を支持する伝熱
性かつ導電性のブロックと、信号端子と、電源端子と、
前記ブロックに支持されて前記集積回路を取り囲んでい
る多層セラミックフレームの形態の相互接続ネットワー
クと、この相互接続ネットワークフレームを覆う一方、
少なくとも１つのデカップル用コンデンサと前記相互接
続ネットワークの周辺接続点とに接続された複数の導体
板を内部に含んでいてセラミック製カバーを構成するデ
カップル装置とを備えている。
従って、これら接続点は、フレームの幅全体にわたって
集積回路とは空間的に離れている。この結果、電源導体
の長さは比較的長いままであり、集積回路の良好な機能
を妨げる（容量性および自己性の）無効成分を相変わら
ず生み出す。このパッケージの構造はやはり比較的複雑
であり、従って高価でサイズが大きいことがわかる。さ
らに、このパッケージは集積回路の冷却にはあまり適し
ていないことに注意されたい。適した形態にするには、
パッケージの入出力端子をデカップル用プリント回路の
近くに配置する必要があろう。するとパッケージの構造
が非常に複雑になる可能性がある。
上記の特許出願には、より一般に、ＶＬＳ　Ｉ用の高性
能パッケージをセラミックで製造した場合の問題点が提
示されている。問題点の１つは、同時焼成したセラミッ
クが収縮することである。このため、セラミック内の相
互接続ネットワークの導体層の位置の精度が制限される
。しかし、セラミックは電気的特性、耐久性、気密性に
優れているため、好ましい材料であることがしばしばあ
る。
本発明は、集積回路のできるだけ近くで効果的なデカッ
プルを行うことができ、構造が簡単であり、サイズが小
さく、セラミックとの適合性がよく、集積回路の冷却が
容易なＶＬＳ　Ｉ用パッケージを得る方法を提供する。
このため、本発明のパッケージは安価に大量生産するこ
とができる。
課題を解決するための手段 本発明によれば、集積回路を支持する伝熱性かつ導電性
のブロックと、信号端子と、電源端子と、前記ブロック
に支持されており、前記集積回路を取り囲んでいる相互
接続ネットワークと、少なくとも１つのデカップル用コ
ンデンサと結合するとともに前記電源端子と前記相互接
続ネットワークに対して複数の接続点で接続されている
複数の導体板を有するデカップル装置とを備えるＶＬＳ
　Ｉ用パッケージは、前記相互接続ネットワークに前記
デカップル装置が組み込まれていることを特徴とする。
本発明の特徴および利点は、添付の図面を参照した以下
の実施例についての説明により明らかになろう。
実施例 第１図、第２図、第３図は本発明のパッケージ１０の図
であり、部分概略図として図示されているプリント回路
基板１１との最終接続状態が示されている。
パッケージ１０はＶＬＳ　Ｉチップ１２を封止するため
のものである。実際には、チップ１２は、一般に、厚さ
が１ｍｍ未満で一辺が約１ｃｍのほぼ正方形の形状の板
である。軸線ｚ’−ｚはチップ１２の中央部におけるこ
のチップに垂直な直線である。チップの活性面には、図
示したようにサイコロの５の目の形態に、または直線状
に複数の周辺入出力端子１３が配置されている。入出力
端子１３は、信号入出力端子１３Ｓと、２つの異なる電
位ＶいＶ、をそれぞれ受けてチップ１２にエネルギを供
給する第１と第２の電源端子１３ａ、１３ｂとで構成さ
れている。
例えば、電位ｖａはグラウンド電位であり、電位Ｖ、は
グラウンドに対して＋５Ｖの電位である。
チップ１２のパッケージ１０は、主として、信号端子１
４と、２種類の電位Ｖい■５をそれぞれ受ける２つのグ
ループ１５ａ、１５ｂに分類される電源端子１５と、チ
ップ１２０人出力端子１３とパッケージ１０の信号端子
１４ならびに電源端子１５との間を接続するのに必要と
されるすべての導体で形成された相互接続ネットワーク
１６と、この相互接続ネットワーク１６に組み込まれて
おり、それぞれ電位Ｖ６、■。
に接続されるとともに４つのデカップル用コンデンサ１
９のプレートにも接続された２枚の導体板１８ａ、１ｌ
（ｂで形成されたデカップル装置１７と、チップ１２と
相互接続ネットワーク１６に対する支持体として機能し
、放熱器２１などの冷却装置との熱的インターフェイス
を構成する伝熱性かつ導電性のブロック２０とで構成さ
れている。
図示のパッケージ１０では、ブロック２０は、軸線ｚ’
−ｚと同軸なほぼ正方形の固い１枚のプレートであり、
チップ１２よりも上方の面はやはり相互接続ネットワー
ク１６の支持体として機能する。使用するブロック２０
は一辺が１５ｍｍで厚さが２ｍｍの銅板である。このブ
ロックには軸線Ｚ′　−２と同軸な柱状部２２が設けて
あり、そこに放熱器２１を固定できるようになっている
。このブロックの反対側には、チップ１２を例えば導電
性かつ伝熱性の接着剤２４を用いて固定するための突起
部２３が設けられている。ブロック２００４辺の中央部
には４つのコンデンサ１９が収容できるように切り込み
が形成されている。ブロック２０の角は各対角線に沿っ
て延びて、４つの電源端子１５ａを支持する４本のアー
ム２５を形成している。電源端子１５ａは、チップ１２
が取り付けられたブロック２００面に垂直になるように
してアーム２５の端部に固定された長さが約５ｍｍのピ
ンである。これら電源端子１５ａにはブロック２０から
等距離の地点にそれぞれ肩部２６が設けてあり、基板１
１に対するストッパとしての機能を果たすとともにパッ
ケージ１０をこの基板内に最終的に確実に接続している
。
相互接続ネットワーク１６は、はぼ正方形で、厚さが約
２品、内のりがｌ　１ｍｍ　、外のりが２７ｍｍのフレ
ームの形状の多層セラミックブロックである。その表面
１６ａには、パッケージ１０の信号端子１４と、コンデ
ンサ１９と、デカップル装置１７の導体板１８ａとが取
り付けられている。導体板１８ａは、好ましくは銀−銅
層２７などのハンダ層によってブロック２０に電気的に
接続されている。このハンダ層は、相互接続ネットワー
ク１６をチップ１２と同軸にブロック２０に確実に固定
する機能も有する。従って、導体板１８ａは、ブロック
２０とハンダ層２７とを介して電源端子１５ａに印加さ
れた電位Ｖ、を受ける。
表面１６ａ上で、各コンデンサ１９のプレートの一方が
導体板１８ａに接続されている。もう一方のプレートは
、ピアホール２８を介して導体板１８ａの直下の導体面
１８ｂに接続されている。導体板１８ｂは、相互接続ネ
ットワーク１６の面１６ｂに垂直に固定されていて電位
Ｖ、を受ける電源端子１５ｂを構成する４本のピンにピ
アホール２９を介して接続されている。これらピンは、
頭部が対応するピアホール２９の外縁部にハンダ付けさ
れた釘状部材である。
一方、導体板１８ａ、１８ｂは、それぞれ点３０ａ、３
０ｂの位置で、チップ１２の電源端子１３ａ、１３ｂに
対応するように面１６ｂの内側周辺部に配置されたパッ
ド３２ａ、３２ｂに通じるピアホール３１ａ１３１ｂに
接続している。信号端子１４は、相互接続ネットワーク
１６の各辺の位置に規則的に分配されたワイヤまたは細
いストリップである。信号端子１４は端部が中央部に対
してほぼ直角に曲げられて面１６ａと平行な面内に来る
ようにされている。各信号端子１４は、端部が、図示の
面１６ａの外縁部と平行な２本の線上にサイコロの５の
目の形態に配置された、または周辺の単一の直線上に配
置された接続部分３３にハンダ付けされる。
接続部分３３とチップ１２を接続する信号用導体３４の
全体は３つの部分３４ａ、３４ｂ、３４ｃで構成されて
いる。部分３４ａは、ピアホール３６と、相互接続ネッ
トワーク１６内で２つの導体板１８ａ、１８ｂの下方に
に延在する積層された２つの導体層３７とによって、面
１６ａ上の接続部分３３を面１６ｂ上の対応する接続部
分３５と接続する。図示の接続部分３５は、チップ１２
の軸線ｚ’−ｚに対して同心関係にあり、しかも周辺に
位置する２つの円の上にサイコロの５の目の形状に配置
されていることが望ましい。
信号用導体の第２の部分３４ｂは面１６ｂ上に広がって
おり、接続部分３５を、チップ１２の信号端子１３ｓに
対応するように面１６ｂの内側周辺部に配置された信号
パッド３２Ｓに接続している。信号パッド３２Ｓと電源
パッド３２ａ、３２ｂは、チップ１２の対応する入出力
端子１３Ｓ、１３ａ、１３ｂと同じ配置であり、しかも
同じピッチであることが望ましい。信号用導体の部分３
４ｂは、本来は放射状に延びる直線ワイヤである。パッ
ド３２ａ、３２ｂ、３２Ｓのピッチは極めて小さいため
、信号用導体３４ｂは、例えば導体層３７のようにセラ
ミックの同時焼成技術によって実際に形成することはで
きない。従って、信号用導体の部分３４ａはセラミック
で相互接続ネットワーク１６を形成した後に形成する。
図示の実施例では薄膜技術を用いた。例えば、銅を主成
分としニッケルと金で被覆された導電性材料からなる連
続薄膜を面１６ｂ上にスッパタにより形成し、次いでこ
の薄膜をエツチングして導体部分３４ｂとパッド３２を
得る。最後に、信号用導体の第３の部分３４Ｃは、パッ
ド３２ａ、３２ｂ、３２ｃをチップ１２の対応する入出
力端子１３ａ、１３ｂ、１３Ｃにワイヤボンディング技
術に従って接続するためのボンディングワイヤ３８で構
成されている。ワイヤボンディングを容易にするため、
チップ１２はブロック２０の突起部２３に取り付けてパ
ッド１３が相互接続ネットワーク１６０面１６ｂ上のパ
ッド３２とほぼ同じ平面上に来るようにしである。
最後に、パッケージ１０は、このパッケージの凹部空間
の気密性を確実にするとともにチップ１２を機械的に保
護することを主目的とするカバー３９を備えている。図
示のカバー３９は、接続部分３５と同心にその外側に配
置された接続部４０によって面１６ｂに固定された円形
の金属板である。このカバー３９は導電材料で作製され
ていることが好ましく、接続部４０は、面１６ｂ上の電
源端子１５ｂの少なくとも１つに接続された接続用導体
部４１と接触する導電性ハンダであることが望ましい。
図示の接続用導体部４１はピアホール２９の外縁部の延
長部であり、その上には電源端子１５ｂが固定されてい
る。このようにして、カバー３９が導体板１８ｂに付は
加わる。
第１図には基板１１へのパッケージ１０の取り付は状態
も図示されている。基板１１には、パッケージ１０のピ
ン１５ａＸ１５ｂにそれぞれ対応するように接続穴４２
　ａ　、　４２　ｂが配置されている。接続穴４２ａ１
４２ｂはそれぞれ基板１１内で電位Ｖ−，Ｖｂの供給層
４３ａ、４３ｂに接続される。一方、基板１１のパッケ
ージ１０と対向する面には、直線上に配置されておりパ
ッケージ１０の信号端子１４の自由端に接続される接続
部分４４が設けられている。従って、パッケージ１０を
基板１１に接続するには、ピン１５ａ、１５ｂをピン１
５ａの肩部２６が基板１１の対応する面と衝突するまで
接続穴４２ａ、４２ｂに挿入した後に信号端子１４を接
続部分４４にハンダ付けする。
本発明のパッケージの利点は上記の説明により明らかで
あろう。主要な利点はデカップル装置１７により与えら
れる。このデカップル装置は相互接続ネットワーク１６
に組み込まれているため、チップ１２の近くの接続点３
０ａ、３０ｂで作動することが可能である。チップ１２
の入出力端子１３ａ、１３ｂと電源を接続する個々の導
体の長さは、単にピアホール３１　ａ　、　３１　ｂの
長さ（約１ｍｍ）と、パッド３２ａ１３２ｂと入出力端
子１３ａ、１３ｂの間のボンディングワイヤ３８の長さ
（約１ｍｍ）の和である。さらに、コンデンサ１９と導
体板１８ａ、１８ｂの間の極めて短い接続線の自己イン
ダクタンスは非常に小さい。
また、デカップル装置１７においては、大きなブロック
２０と導体板１８ａの間の接続線と、比較的大きなカバ
ー３９と導体板１８ｂの間の接続線とがあるために電位
Ｖ６、Ｖｂの供給の抵抗が著しく減少し、パッケージ１
０の無効成分がさらに減少する。パッケージ１０の別の
大きな利点は、デカップル装置１７が相互接続ネットワ
ーク１６に組み込まれていて多層セラミック同時焼成法
で同様にして製造されることから構造と製法が簡単にな
ることである。また、１層内の導体部の密度を大きくす
る際にセラミックの場合に現れる問題点を解決すること
のできる薄膜技術で信号用導体３４ｂを形成するため、
パッケージ１０はコンパクトなままであることに注目さ
れたい。さらに、ブロック２０は、チップ１２が例えば
ＭＯＳ（金属・酸化物・半導体）タイプである場合にこ
のチップの裏面にバイアスを与えることができるという
利点を有する。また、ピンを直角に取り付けるとパッケ
ージ１０の抵抗力が向上し、サイズが最小になる。最後
に、パッケージ１０の基板１１への取り付けは簡単であ
り、取り外しが可能である。電源端子１５ａ、１５ｂを
基板１１に差し込み、信号端子１４をこの基板の接続部
分４４に従来通りの方法でハンダ付けしさえすればよい
。
第１図、第２図、第３図に示したパッケージ１０の実施
例に対しては多数の変形を考えることができる。特に、
電位Ｖ、は図示のようにブロック２０に印加するのでは
なく相互接続ネットワーク１６に直接印加することもで
きよう。第１図〜第３図に図示した相互接続ネットワー
ク１６に固定される４本のピン１５ｂのうちでは、最初
の２本のピンを電位Ｖａにし、次の２本のピンを上記の
場合と同様に電位Ｖ、にすることができよう。この場合
、最初の２本のピン１５ａは、第２のピン１５ｂに関し
て図示したピアホール２９と類似のピアホールを介して
導体板１８ａに接続されることになろう。するとブロッ
ク２０が導電性である必要はもはやない。変形例として
、突起部２３をブロック２０とは独立しているが導電層
２７の表面を覆う台座に固定された導電要素にすること
ができよう。台座は、導体板１８ａとチップ１２の裏面
の間の導電性接続線の役割を果たすことになろう。別の
変形例として、チップ１２を相互接続ネットワーク１６
で形成されたフレームの内部の導体板１８ａと１８ｂの
一方の延長部に固定することが考えられる。さらに電源
端子１５ａ、１５ｂが相互接続ネットワーク１６に固定
されているとすると、ブロック２０は単に支持体兼熱的
インターフェイスとして機能することができるだけであ
ろう。
電源端子１５ａ、１５ｂの数が任意でよいことは明らか
である。極端な場合を考えると、本発明のパッケージｌ
Ｏは１つのみの電源端子１５ａと１つのみの電源端子１
５ｂを備えていればよかろう。先の変形例では、これら
電源端子は２本とも相互接続ネットワーク１６に固定さ
れることになろう。カバー３９は図示したように電位Ｖ
、に接続するのではなく電位Ｖａに接続することも可能
であろう。デカップル装置１７では、導体板１８ａＳ１
８ｂを別の配置にすることが可能である。例えば導体板
を２枚ともセラミック内に組み込むことができる。これ
は、特にブロック２０が電気的接続素子の機能を果たす
必要がないときに可能である。この場合にはブロックを
セラミックで製造することができる。デカップル用コン
デンサ１９は１個で十分であろう。さらに、全バッド３
２とチップ１２の対応する入出力端子１３との間のボン
ディングワイヤ３８は、チップ１２の活性面に平行に固
定されたく「ビーム・リード」タイプの）直線状導体要
素にすることが可能であろう。このような構成は、例え
ばＴ　Ａ　Ｂ　（Ｔａｐｅ　Ａｕ−ｔｏｍａｔｅｄ　Ｂ
ｏｎｄｉｎｇ）テープにより得られるであろう。
相互接続ネットワークの反対側では、パッケージ１０の
信号端子１４を面１６ａ上に配置する代わりに面１６ｂ
上に配置することができよう。図示の実施例で面１６ａ
上に信号端子１４を配置することには相互接続ネットワ
ーク１６のサイズが小さくなるという利点がある。しか
し、本発明のパッケージのあらゆる変形例を考慮すると
、信号端子１４を面１６ｂ上に配置することが妥当であ
ることがわかろう。最後に、熱放出素子２１は図示した
放熱器以外のものでもよく、例えば冷却液体とのインタ
ーフェイス要素にすることができることは明らかである
。
第４図は、本発明のパッケージ１０の別の実施例の第１
図と同様の図である。第１図〜第３図に図示したパッケ
ージと共通する要素には同一の参照番号を付しである。
第４図に図示したパッケージ１０の実施例の本質的な変
更点は、デカップル装置１７が組み込まれる相互接続ネ
ットワーク１６の構造である。相互接続ネットワーク１
６は、チップ１２の軸線ｚ’−ｚと同軸のフレームの形
態をした多層セラミックブロックである。この相互接続
ネットワーク１６は、導体板１８ａを覆うとともに相互
接続ネットワーク１６のフレームにより形成された窓を
閉鎖する付加セラミック層４５を備えている。導体板１
８ａはセラミック層４５の全体にわたって延在している
。チップ１２は導電性接着剤２４によって導体板１８ａ
に接着される。セラミック層４５の外面は相互接続ネッ
トワーク１６の面１６ａを構成する。この面は、大部分
が、デカップル装置１７の補助導体板１８°ａを構成す
る導電層で覆われている。補助導体板１８′ａは、電源
電位Ｖ１を受けられるようピアホール４６を介して導体
板１８ａと接続している。４個のコンデンサ１９は、一
方のプレートが面１６ａ上で補助導体板１８’ａに接続
され、他方のプレートがピアホール２８によって導体板
１８ｂに接続された状態で面１６ａ上に載っている。先
に説明したパッケージ１０におけると同様、導電層２７
は、補助導体板１８°ａとブロック２０の電源端子１５
ａの間の電気的接続を確保した状態で相互接続ネットワ
ーク１６をブロック２０に固定する。導電層２７は、銀
−銅ハンダで形成することもできる。接着剤２４として
は、この固定が簡単であよう銀を主成分とした導電性接
合剤を用いることが好ましい。
第４図に図示された相互接続ネットワーク１６の構造は
、チップ１２の対応する入出力端子１３ａ、１３ｂ、１
３ｓに接続されるパッド３２ａ、３２ｂ、３２ｓの配置
も異なっている。全パッド３２は、相互接続ネットワー
ク１６の内側周辺部に軸線ｚ’−ｚと同軸になるように
形成された２つの段４７．４８上に分配されている。チ
ップ１２に近い下段４７には、電位Ｖ。
とＶｂを示すあらゆる電源パッド３２ａ、３２ｂが含ま
れていることが望ましい。従って、デカップル装置１７
の導体板１８ａＳ１８ｂは接続点３０ａと３０ｂにおい
て、下段４７上に分配されたパッド３２ａ、３２ｂに開
口しているピアホール３１　ａ　、　３１　ｂにそれぞ
れ接続される。従って、パッド３２ａ、３２ｂとチップ
１２の入出力端子１３ａ、１３ｂの間のボンディングワ
イヤ３８の長さは上段４８に関する他のワイヤよりも非
常に短く、固有の無効成分を減少させるのに寄与する。
信号パッド３２Ｓは上段４８を占有し、さらに、パッド
３２の全体の配置がチップ１２の入出力端子１３の全体
の配置と対応するよう下段４７にも配置される。全パッ
ド３２はチップ１２の入出力端子１３のピッチと同じで
あることが好ましい。
最後に、第４図に図示された相互接続ネットワーク１６
は基板１１の近くの面１６ｂ上に全信号端子１４を備え
るという特徴を有する。信号端子１４は、先に説明した
パッケージにおけるのと同様にリードフレームを構成す
る。しかし、信号端子１４は、これら信号端子の自由端
を相互に接続する絶縁ストリップが存在している可能性
があるため、簡単でコンパクトで信頼性のある方法を用
いてＴＡＢ技術に従って実装するほうが望ましいであろ
う。
信号端子１４をパッド３２Ｓに接続する信号用導体の全
体は完全にセラミック内に組み込まれており、従ってセ
ラミック同時焼成技術に従って製造されることにも注意
されたい。つまり、第４図に図示された相互接続ネット
ワーク１６では、面１６ｂ上に導体３４ｂを形成するの
に必要とされた薄膜技術を利用して追加操作を行うこと
が回避される。
第４図に図示されたパッケージ１０は本発明の好ましい
実施例である。相互接続ネットワーク１６は従来のセラ
ミック同時焼成技術に従って製造される。この相互接続
ネットワークは非常にコンパクトである。さらに、この
相互接続ネットワークにはブロック２０とは独立にチッ
プ１２を取り付けることができる。この結果、まず最初
に相互接続ネットワーク１６に対してチップ１２、ボン
ディングワイヤ３８、カバー３９、コンデンサ１９を取
り付け、次に導電層２７を用いてこの実装された相互接
続ネットワーク１６をブロック２０に固定するのが望ま
しい。
もちろん、第１図〜第３図に図示したパッケージ１０を
参照して上で説明したすべての変形例は第４図に図示し
たパッケージ１０にも適用される。しかし、後者のパッ
ケージ１０では導体板１８ａの主要な機能がチップ１２
の裏面にバイアスを与えることであることに注意された
い。従って、チップにこのようにバイアスを与える必要
がないときには、導体板１８ａを除去し、従って補助導
体板１８’ａで代用することができる。一方、パッドの
全体は、３つ以上の股上に分配することや、１つの股上
にのみ分配してサイコロの５の目の形態にすることが可
能である。可能な上記の変形は、特に、パッド３２の所
望の密度とその密度でのセラミックの同時焼成の適合性
とに依存する。
【図面の簡単な説明】
第１図は本発明によるＶ　Ｌ　Ｓ、Ｉ用パッケージの横
断面図であり、このパッケージは部分概略図として示し
たプリント回路基板上に取り付けられている。 第２図は、第１図に示したパッケージと基板の分解斜視
図である。 第３図は、第１図と第２図に示したパッケージの中央面
断面図と対角面断面図を半分ずつ合わせた拡大詳細図で
ある。 第４図は、本発明によるパッケージの別の実施例の第１
図と同様の図である。 （主な参照番号） １０・・パッケージ、 １１・・プリント回路基板、　１２・・チップ、１３ａ
、ｂＳｃ　・一端子、　　１４・・信号端子、１５ａ、
ｂ・・電源端子、 １６・・相互接続ネットワーク、 １７・・デカップル装置、　　１８ａＳｂ・・導体板、
１８゛ａ・・補助導体板、　　　１９　　・・コンデン
サ、２０・・ブロック、　　　　　２１・・放熱器、２
２・・柱状部、　　　　　　２３・・突起部、２４・・
接着剤、　　　　　　２５・・アーム、２６・・肩部、 ２７・・ハンダ（導電）層、 ２８．２９．３１ａ、ｂ、３６．４６・・ピアホール、
３０ａ、ｂ・・接続点、 ３２ａＳｂ、ｃ　−−パッド ３３．３５．４５・・接続部分、　３４・・信号用導体
、３７・・導体層、 ３８・・ボンディングワイヤ、 ３９・・カバー　　　　　　　４０・・接着部、４２ａ
、ｂ・・接続穴、 ４３ａ、ｂ・・電位供給層、　４５・・セラミック層Ｉ
許出願人　　ビュル　ニス、アー。

Claims (1)

  1. 【特許請求の範囲】 〔１〕集積回路を支持する伝熱性かつ導電性のブロック
    （２０）と、信号端子（１４）と、電源端子（１５ａ）
    １５ｂ）と、前記ブロックに支持されており、前記集積
    回路を取り囲んでいる相互接続ネットワーク（１６）と
    、少なくとも１つのデカップル用コンデンサ（１９）と
    結合するとともに前記電源端子と前記相互接続ネットワ
    ークに対して複数の接続点（３０ａ、３０ｂ）で接続さ
    れている複数の導体板（１８ａ、１８ｂ）を有するデカ
    ップル装置（１７）とを備えるＶＬＳＩ（１２）用パッ
    ケージ（１０）において、前記相互接続ネットワークに
    前記デカップル装置が組み込まれていることを特徴とす
    るパッケージ。 〔２〕上記デカップル装置の導体板が、上記相互接続ネ
    ットワークの少なくとも１つの信号用導体層（３４ｂ、
    ３７）の上の積み重ねられていることを特徴とする請求
    項１に記載のパッケージ。 〔３〕上記相互接続ネットワークが、上記デカップル装
    置とで、上記信号端子（１４）と上記電源端子（１５ａ
    、１５ｂ）の少なくとも一部分とを備える多層セラミッ
    クブロックを形成することを特徴とする請求項２に記載
    のパッケージ。 〔４〕上記相互接続ネットワークが、上記集積回路（１
    ２）の近傍の上記接続点（３０ａ、３０ｂ）において上
    記導体板（１８ａ、１８ｂ）と接続している電源パッド
    （３２ａ、３２ｂ）と、少なくとも上記信号用導体層（
    ３４ｂ、３７）に接続された信号パッド（３２ｓ）とを
    内側に備え、前記パッドの全体（３２ａ）３２ｂ、３２
    ｓ）は、前記集積回路の近傍に配置され、かつ、この集
    積回路の対応する電源端子（１３ａ）１３ｂ）と信号端
    子（１３ｓ）に接続されていることを特徴とする請求項
    ２または３に記載のパッケージ。 〔５〕上記パッドの全体が、上記集積回路の近傍におい
    て上記相互接続ネットワークの面内に設けられた少なく
    とも１つの段（４７、４８）上に配置されていることを
    特徴とする請求項４に記載のパッケージ。 〔６〕上記パッドの全体が少なくとも２つの段（４７、
    ４８）上に分配され、上記電源パッド（３２ａ、３２ｂ
    ）が上記集積回路に最も近い下段上に配置されているこ
    とを特徴とする請求項５に記載のパッケージ。 〔７〕上記パッドの全体が上記相互接続ネットワークの
    １つの面（１６ｂ）上に配置され、上記信号パッド（３
    ２ｓ）が、この相互接続ネットワークの前記面上に形成
    され、かつ、上記パッケージの信号端子（１４）に接続
    された上記導体層（３４ｂ）の放射線状の導体の端部で
    あることを特徴とする請求項４に記載のパッケージ。 〔８〕上記導体層が薄膜技術に従って形成されているこ
    とを特徴とする請求項７に記載のパッケージ。 〔９〕上記導体層が、上記相互接続ネットワークの少な
    くとも１つの別の導体層（３７）を介して上記パッケー
    ジの信号端子に接続されていることを特徴とする請求項
    ７または８に記載のパッケージ。 〔１０〕上記デカップル装置が、導電性プレートで形成
    され、かつ、上記電源端子のうちの第１の外部電位（Ｖ
    ＿ａ）を表す少なくとも１つの第１の電源端子（１５ａ
    ）に接続された上記ブロック（２０）を備えることを特
    徴とする請求項１〜９のいずれか１項に記載のパッケー
    ジ。 〔１１〕上記ブロック（２０）が少なくとも上記第１の
    電源端子（１５ａ）を備え、上記相互接続ネットワーク
    に組み込まれた上記導体板のうちの第１の導体板（１８
    ａ、１８’ａ）と電気的に接続していることを特徴とす
    る請求項１０に記載のパッケージ。 〔１２〕上記第１の導体板が上記相互接続ネットワーク
    の１つの面（１６ａ）上に形成されており、上記電気的
    接続が前記相互接続ネットワークを上記ブロックに固定
    する導体層によって実現されていることを特徴する請求
    項１１に記載のパッケージ。 〔１３〕上記相互接続ネットワークが、上記電源端子の
    少なくとも１つに結合され、従って上記デカップル装置
    に組み込まれている導電性金属カバー（３９）を備える
    ことを特徴とする請求項１〜１２のいずれか１項に記載
    のパッケージ。 〔１４〕上記被覆（３９）が、上記第１の電位（Ｖ＿ａ
    ）とは異なる第２の電位（Ｖ＿ｂ）を表す少なくとも１
    つの第２の電源端子（１５ｂ）と結合していることを特
    徴する請求項１３に記載のパッケージ。 〔１５〕上記電源端子（１５ａ、１５ｂ）が、上記集積
    回路の軸線（Ｚ’−Ｚ）と平行に取り付けられたピンで
    あることを特徴とする請求項１〜１４のいずれか１項に
    記載のパッケージ。 〔１６〕上記ピン（１５ａ）が、基板（１１）内での上
    記パッケージの最終接続状態を規定するストッパ（２６
    ）を有することを特徴する請求項１５に記載のパッケー
    ジ。 〔１７〕上記ブロック（２０）が上記集積回路の裏面の
    バイアス素子を構成していることを特徴とする請求項１
    〜１６のいずれか１項に記載のパッケージ。 〔１８〕上記集積回路が、上記相互接続ネットワークに
    組み込まれた上記導体板の１つ（１８ａ）に固定されて
    いることを特徴とする請求項１〜１６のいずれか１項に
    記載のパッケージ。 〔１９〕上記相互接続ネットワークが、一方の面上に上
    記デカップル用コンデンサ（１９）を備えていることを
    特徴とする請求項１〜１８のいずれか１項に記載のパッ
    ケージ。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223741A (en) * 1989-09-01 1993-06-29 Tactical Fabs, Inc. Package for an integrated circuit structure
US5095404A (en) * 1990-02-26 1992-03-10 Data General Corporation Arrangement for mounting and cooling high density tab IC chips
US5287247A (en) * 1990-09-21 1994-02-15 Lsi Logic Corporation Computer system module assembly
US5138436A (en) * 1990-11-16 1992-08-11 Ball Corporation Interconnect package having means for waveguide transmission of rf signals
US5187645A (en) * 1991-06-07 1993-02-16 Ergo Computing, Inc. Portable computer with docking connector for peripheral devices
US5278442A (en) * 1991-07-15 1994-01-11 Prinz Fritz B Electronic packages and smart structures formed by thermal spray deposition
EP0529837B1 (en) * 1991-08-26 1996-05-29 Sun Microsystems, Inc. Method and apparatus for cooling multi-chip modules using integral heatpipe technology
JP2812014B2 (ja) * 1991-10-21 1998-10-15 株式会社日立製作所 半導体装置
US5177863A (en) * 1992-03-27 1993-01-12 Atmel Corporation Method of forming integrated leadouts for a chip carrier
US5319521A (en) * 1992-08-17 1994-06-07 Rockwell International Corporation Ceramic frames and capsules for Z-axis modules
US5309322A (en) * 1992-10-13 1994-05-03 Motorola, Inc. Leadframe strip for semiconductor packages and method
US5363280A (en) * 1993-04-22 1994-11-08 International Business Machines Corporation Printed circuit board or card thermal mass design
US5367193A (en) * 1993-06-17 1994-11-22 Sun Microsystems, Inc. Low cost, thermally efficient, and surface mountable semiconductor package for a high applied power VLSI die
US6728113B1 (en) * 1993-06-24 2004-04-27 Polychip, Inc. Method and apparatus for non-conductively interconnecting integrated circuits
JP3110922B2 (ja) * 1993-08-12 2000-11-20 富士通株式会社 マルチチップ・モジュール
US5475565A (en) * 1994-06-03 1995-12-12 Intel Corporation Power distribution lid for IC package
FR2735648B1 (fr) * 1995-06-13 1997-07-11 Bull Sa Procede de refroidissement d'un circuit integre monte dans un boitier
US5969944A (en) * 1996-12-31 1999-10-19 Intel Corporation Method and apparatus for mounting a very large scale integration (VLSI) chip package to a computer chasis for cooling
US6137688A (en) * 1996-12-31 2000-10-24 Intel Corporation Apparatus for retrofit mounting a VLSI chip to a computer chassis for current supply
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US6603200B1 (en) * 1997-09-12 2003-08-05 Lsi Logic Corporation Integrated circuit package
US6828666B1 (en) 1998-03-21 2004-12-07 Advanced Micro Devices, Inc. Low inductance power distribution system for an integrated circuit chip
US5963023A (en) * 1998-03-21 1999-10-05 Advanced Micro Devices, Inc. Power surge management for high performance integrated circuit
US6310398B1 (en) 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US6191479B1 (en) 1999-02-13 2001-02-20 Advanced Micro Devices, Inc. Decoupling capacitor configuration for integrated circuit chip
US6801431B2 (en) * 1999-07-15 2004-10-05 Incep Technologies, Inc. Integrated power delivery and cooling system for high power microprocessors
US6623279B2 (en) 1999-07-15 2003-09-23 Incep Technologies, Inc. Separable power delivery connector
US6947293B2 (en) * 1999-07-15 2005-09-20 Incep Technologies Method and apparatus for providing power to a microprocessor with integrated thermal and EMI management
US20030156400A1 (en) * 1999-07-15 2003-08-21 Dibene Joseph Ted Method and apparatus for providing power to a microprocessor with intergrated thermal and EMI management
US20030214800A1 (en) * 1999-07-15 2003-11-20 Dibene Joseph Ted System and method for processor power delivery and thermal management
US6452113B2 (en) * 1999-07-15 2002-09-17 Incep Technologies, Inc. Apparatus for providing power to a microprocessor with integrated thermal and EMI management
US6741480B2 (en) 1999-07-15 2004-05-25 Incep Technologies, Inc. Integrated power delivery with flex circuit interconnection for high density power circuits for integrated circuits and systems
US6847529B2 (en) * 1999-07-15 2005-01-25 Incep Technologies, Inc. Ultra-low impedance power interconnection system for electronic packages
US7064412B2 (en) * 2000-01-25 2006-06-20 3M Innovative Properties Company Electronic package with integrated capacitor
WO2001065344A2 (en) * 2000-02-18 2001-09-07 Incep Technologies, Inc. Method and apparatus for providing power to a microprocessor with integrated thermal and emi management
US7167379B2 (en) * 2001-02-16 2007-01-23 Dibene Ii Joseph T Micro-spring interconnect systems for low impedance high power applications
US6845013B2 (en) * 2002-03-04 2005-01-18 Incep Technologies, Inc. Right-angle power interconnect electronic packaging assembly
US7307293B2 (en) * 2002-04-29 2007-12-11 Silicon Pipe, Inc. Direct-connect integrated circuit signaling system for bypassing intra-substrate printed circuit signal paths
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
US6891272B1 (en) 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US7014472B2 (en) * 2003-01-13 2006-03-21 Siliconpipe, Inc. System for making high-speed connections to board-mounted modules
US7425760B1 (en) 2004-10-13 2008-09-16 Sun Microsystems, Inc. Multi-chip module structure with power delivery using flexible cables
JP2008537843A (ja) 2005-03-01 2008-09-25 エックストゥーワイ アテニュエイターズ，エルエルシー 内部で重なり合った調整器
JP2013080773A (ja) * 2011-10-03 2013-05-02 Tdk Corp 複合電子部品及び複合電子部品の実装構造

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6147689A (ja) * 1984-08-13 1986-03-08 日本電気株式会社 プラグインパツケ−ジ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4249196A (en) * 1978-08-21 1981-02-03 Burroughs Corporation Integrated circuit module with integral capacitor
US4396935A (en) * 1980-10-06 1983-08-02 Ncr Corporation VLSI Packaging system
US4330683A (en) * 1980-12-03 1982-05-18 Bell Telephone Laboratories, Incorporated Encapsulation for semiconductor device
US4577214A (en) * 1981-05-06 1986-03-18 At&T Bell Laboratories Low-inductance power/ground distribution in a package for a semiconductor chip
EP0081419A3 (en) * 1981-12-03 1985-05-15 FAIRCHILD CAMERA &amp; INSTRUMENT CORPORATION High lead count hermetic mass bond integrated circuit carrier
US4453176A (en) * 1981-12-31 1984-06-05 International Business Machines Corporation LSI Chip carrier with buried repairable capacitor with low inductance leads
JPS59151443A (ja) * 1983-02-17 1984-08-29 Fujitsu Ltd 半導体装置
FR2550009B1 (fr) * 1983-07-29 1986-01-24 Inf Milit Spatiale Aeronaut Boitier de composant electronique muni d'un condensateur
JPS60130148A (ja) * 1983-12-16 1985-07-11 Mitsubishi Electric Corp 高周波増幅用トランジスタパツケ−ジ
JPS60133741A (ja) * 1983-12-21 1985-07-16 Fujitsu Ltd 半導体装置及びその製造方法
FR2565032B1 (fr) * 1984-05-25 1987-02-20 Inf Milit Spatiale Aeronaut Dispositif de repartition de potentiel electrique et boitier de composant electronique incorporant un tel dispositif
FR2591801B1 (fr) * 1985-12-17 1988-10-14 Inf Milit Spatiale Aeronaut Boitier d'encapsulation d'un circuit electronique
US4744008A (en) * 1986-11-18 1988-05-10 International Business Machines Corporation Flexible film chip carrier with decoupling capacitors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6147689A (ja) * 1984-08-13 1986-03-08 日本電気株式会社 プラグインパツケ−ジ

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US4982311A (en) 1991-01-01
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