JPH01168004A - Manufacture of resistance network element - Google Patents

Manufacture of resistance network element

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Publication number
JPH01168004A
JPH01168004A JP62325825A JP32582587A JPH01168004A JP H01168004 A JPH01168004 A JP H01168004A JP 62325825 A JP62325825 A JP 62325825A JP 32582587 A JP32582587 A JP 32582587A JP H01168004 A JPH01168004 A JP H01168004A
Authority
JP
Japan
Prior art keywords
network element
resistance
pattern
manufacturing
firing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62325825A
Other languages
Japanese (ja)
Inventor
Masato Hashimoto
正人 橋本
Osamu Makino
治 牧野
Koji Nishida
孝治 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP62325825A priority Critical patent/JPH01168004A/en
Publication of JPH01168004A publication Critical patent/JPH01168004A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は抵抗ネットワーク素子の製造方法に関するもの
である。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing resistive network elements.

従来の技術 近年、電子機器の軽薄短小化に対する要求がますます増
大していく中1回路基板の配線密度を高めるために、モ
ジュール化された抵抗ネットワーク素子が多く用いられ
るようになってきた。
BACKGROUND OF THE INVENTION In recent years, with the ever-increasing demand for electronic devices to be lighter, thinner, and smaller, modular resistor network elements have come into widespread use in order to increase the wiring density of circuit boards.

従来(例えば特開昭61−183934号)の抵抗ネッ
トワーク素子の製造方法について説明する。
A conventional method of manufacturing a resistor network element (for example, Japanese Patent Application Laid-open No. 183934/1983) will be described.

まず焼成済みの96アルミナ基板にAg系ペーストをス
クリーン印刷することにより電極パターンを形成し、空
気中8’ 50 ℃で1時間焼成する。
First, an electrode pattern is formed by screen printing an Ag-based paste on a fired 96 alumina substrate, and the electrode pattern is fired in air at 8'50°C for 1 hour.

その後、RuO2系グレーズ抵抗ペーストをスクリーン
印刷することにより複数の抵抗パターンを形成し、空気
中860℃で1時間焼成する。次に、ホウケイ酸鉛系の
ガラスペーストをスクリーン印刷することによりガラス
パターンを形成し空気中600℃で1時間焼成する。そ
の後、抵抗値修正のためレーザーによりトリミングを行
う。次に、分割溝に沿って分割を行った後、リードフレ
ームに挿入する。その後フラックスを付着させた後に半
田デイツプを行い、リードフレームと電極パターン層を
半田系部により固定する。次にフラックスを洗浄し、更
にエポキシ塗料を熱硬化させることにより製品のリード
フレームの一部を残してモールドする。次に捺印を行い
焼付けする。そして。
Thereafter, a plurality of resistance patterns are formed by screen printing the RuO2-based glaze resistance paste, and the resultant is baked in air at 860° C. for 1 hour. Next, a glass pattern is formed by screen printing a glass paste based on lead borosilicate, and is fired in air at 600° C. for 1 hour. After that, trimming is performed using a laser to correct the resistance value. Next, after dividing along the dividing grooves, it is inserted into a lead frame. Thereafter, after applying flux, a solder dip is performed to fix the lead frame and the electrode pattern layer with the solder system. Next, the flux is washed away, and the epoxy paint is cured with heat to mold the product, leaving only a portion of the lead frame. Next, stamp and print. and.

最後に抵抗値選別を行い、抵抗ネットワーク素子が完成
する。
Finally, resistance value selection is performed to complete the resistance network element.

発明が解決しようとする問題点 しかし、この工程では、セラミック基板のサイズのバラ
ツキに応じて、印刷マスクを多数用意する必要があった
。また、電極パターン、複数の抵抗パターン、ガラスパ
ターンをそれぞれ個別に印刷と焼成を行っているため、
焼成回数が多く、工程が複雑になるといった問題があっ
た。
Problems to be Solved by the Invention However, in this process, it was necessary to prepare a large number of printing masks depending on the variation in the size of the ceramic substrate. In addition, because the electrode patterns, multiple resistance patterns, and glass patterns are printed and fired individually,
There were problems in that the number of firings was large and the process was complicated.

本発明はこのような問題点を解決するもので、工程の簡
略化を図ることを目的とする。
The present invention solves these problems and aims to simplify the process.

問題点を解決するための手段 本発明の抵抗ネットワーク素子の製造方法は。Means to solve problems A method of manufacturing a resistive network element according to the present invention is as follows.

未焼成のセラミックグリーンシート上に、導体パターン
と、前記導体パターンの一部に重なる複数の抵抗パター
ンを形成後、800’C〜1ooo’cの温度で同時に
焼成するように構成したものである。
After forming a conductive pattern and a plurality of resistance patterns partially overlapping the conductive pattern on an unfired ceramic green sheet, the ceramic green sheets are simultaneously fired at a temperature of 800'C to 100'C.

作用 これにより印刷マスクの一元化、及び−括焼成により焼
成回数を削減することができ、工程の簡略化を実現する
ものである。
Effect: As a result, it is possible to unify the printing mask and reduce the number of firings by batch firing, thereby realizing simplification of the process.

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。
EXAMPLE An example of the present invention will be described below with reference to the drawings.

第1図は本発明の抵抗ネットワーク素子の製造方法の実
施例1を示す工程図で、第2図は第1図の各工程におけ
る製品の上面図、第3図は本発明の抵抗ネットワーク素
子の製造方法の実施例2を示す工程図で、第4図は第3
図の各工程における製品の上面図、第6図は従来の抵抗
ネットワーク素子の製造工程図を示したものである。
FIG. 1 is a process diagram showing Example 1 of the method for manufacturing a resistive network element of the present invention, FIG. 2 is a top view of the product in each step of FIG. 1, and FIG. FIG. 4 is a process diagram showing Example 2 of the manufacturing method, and FIG.
FIG. 6 is a top view of the product at each step in the figure, and FIG. 6 shows a manufacturing process diagram of a conventional resistance network element.

以上のように構成された実施例1の抵抗ネットワーク素
子の製造方法について第1図と第2図を用いながら説明
する。
A method of manufacturing the resistive network element of Example 1 configured as described above will be described with reference to FIGS. 1 and 2.

まずム120./ガラス比がs o / s oの粉体
にバインダーベを加え、スラリー状にしたものを、第2
図aのように未焼成のセラミックグリーンシート1に成
形する。次に、その上に、Ag系導体ペーストをスクリ
ーン印刷することにより第2図すのように導体パターン
2を形成する。次に、RuO2系グレーズ抵抗ペースト
をスクリーン印刷することにより第2図Cのように複数
の抵抗パターン3を形成する。次に、第2図dのように
薄板状の刃を押し付けることにより未焼成のセラミック
グリーンシート(t =o、6m )にこの厚みの60
%程度の深さの分割のためのV溝6を形成する。その後
、空気中800℃〜1000’Cで2時間(ピーク20
分)のプロファイルにより、焼成する。次に第2図eの
ように抵抗値修正のためのレーザートリミングを行う。
First of all, 120. A binder base was added to the powder with a / glass ratio of s o / s o to make a slurry, and the second
As shown in Figure a, an unfired ceramic green sheet 1 is formed. Next, a conductor pattern 2 is formed thereon by screen printing an Ag-based conductor paste as shown in FIG. Next, a plurality of resistor patterns 3 are formed as shown in FIG. 2C by screen printing the RuO2-based glaze resistor paste. Next, as shown in Fig. 2d, a thin plate-like blade is pressed against the unfired ceramic green sheet (t = o, 6 m) with a thickness of 60 mm.
A V-groove 6 is formed for division with a depth of about 100%. Then, in air at 800°C to 1000'C for 2 hours (peak 20
Fire according to the profile (minutes). Next, as shown in FIG. 2e, laser trimming is performed to correct the resistance value.

更に、第2図fのように分割のためのV溝6に沿って分
割し、リードフレーム7に挿入する。その後第2図gの
ようにフラックス8を付着させた後に半田デイツプを行
い、リードフレームと電極パターン層を半田部9により
固定する。次にフラックス8を洗浄し、製品のリードフ
レームの一部を残して、エポキシ塗料10を熱硬化させ
ることにより第2図りのようにモールド外装する。次に
、第2図1のように捺印11を行い焼付けする。そして
、最後に抵抗値選別を行い抵抗ネットワーク素子が完成
する。
Furthermore, as shown in FIG. 2f, the film is divided along the V-groove 6 for division, and inserted into the lead frame 7. Thereafter, as shown in FIG. 2g, flux 8 is applied and solder dip is performed to fix the lead frame and the electrode pattern layer with solder portions 9. Next, the flux 8 is washed away, a part of the lead frame of the product is left, and the epoxy paint 10 is thermally cured to cover the mold as shown in the second diagram. Next, as shown in FIG. 2, a stamp 11 is applied and printed. Finally, resistance value selection is performed to complete the resistance network element.

この実施例1による抵抗ネットワーク素子は、抵抗値が
10Ω〜1MΩの範囲で抵抗値のバラツキが3δで±1
0%以下であり、抵抗温度係数TCRが±1ooPPM
/℃という優れた性能が得られた。
The resistance network element according to Example 1 has a resistance value in the range of 10Ω to 1MΩ and a resistance value variation of 3δ of ±1.
0% or less, temperature coefficient of resistance TCR is ±1ooPPM
/°C, excellent performance was obtained.

同時焼成する温度が800℃未満であると、製品の抗折
強度や電極の接着強度が弱くなるといった問題が生じ、
また1000℃より高い温度にすると過焼結により抵抗
性能が悪くなるといった問題が生じる。
If the co-firing temperature is less than 800°C, problems will occur such as the product's bending strength and electrode adhesive strength becoming weaker.
Moreover, if the temperature is higher than 1000° C., a problem arises in that resistance performance deteriorates due to oversintering.

次に実施例2について第3図と第4図を用いながら説明
する。
Next, Example 2 will be explained using FIGS. 3 and 4.

まず、ム1203/ガラス比が50 / 60の粉体に
バインダーを加え、スラリー状にしたものを。
First, a binder was added to powder with a Mu1203/glass ratio of 50/60 to form a slurry.

第4図aのように未焼成のセラミックグリーンシート1
に成形する。次に、その上に、五g系導体ペーストをス
クリーン印刷することにより第4図すのように導体パタ
ーン2を形成する。次に、RuO2系グレーズ抵抗ペー
ストをスクリーン印刷することにより第4図Cのように
複数の抵抗パターン3を形成する。その上に、ガラスセ
ラミックペーストをスクリーン印刷することにより第4
図dのようにガラスパターン4を形成する。次に、第4
図0のように薄板状の刃を押し付けることにより未焼成
のセラミックグリーンシート(t=0.6鵡)にこの厚
みの60%程度の深さの分割のためのV溝6を形成する
。その後、空気中800℃〜1ooo℃で2時間(ピー
ク20分)のプロファイルにより、焼成する。次に第4
図fのように抵抗値修正のためのレーザートリミングを
行う。更に、分割のためのV溝6に沿って分割し、第4
図gのようにリードフレーム7に挿入する。その後第4
図りのようにフラックス8を付着させた後に、半田デイ
ツプを行い、リードフレームと電極パターン層を半田部
9により固定する。次にフラックスを洗浄し、製品のリ
ードフレームの一部を残して、エポキシ塗料1oを熱硬
化させることにより第4図iのようにモールド外装する
。次に第4図jのように捺印11を行い、焼付けする。
Unfired ceramic green sheet 1 as shown in Figure 4a
Form into. Next, a conductor pattern 2 is formed thereon by screen printing a 5G conductor paste as shown in FIG. Next, a plurality of resistor patterns 3 are formed as shown in FIG. 4C by screen printing the RuO2-based glaze resistor paste. On top of that, a fourth layer is added by screen printing a glass ceramic paste.
A glass pattern 4 is formed as shown in Figure d. Next, the fourth
As shown in FIG. 0, a V-groove 6 for division with a depth of about 60% of this thickness is formed in an unfired ceramic green sheet (t=0.6 mm) by pressing a thin blade. Thereafter, it is fired in air at 800° C. to 100° C. according to a profile of 2 hours (peak 20 minutes). Then the fourth
Laser trimming is performed to correct the resistance value as shown in Figure f. Furthermore, it is divided along the V groove 6 for division, and the fourth
Insert it into the lead frame 7 as shown in Figure g. then the fourth
After attaching flux 8 as shown in the figure, a solder dip is performed to fix the lead frame and the electrode pattern layer with solder portions 9. Next, the flux is washed away, and the epoxy paint 1o is thermally cured, leaving a part of the lead frame of the product, and then the mold is packaged as shown in FIG. 4i. Next, as shown in FIG. 4j, a stamp 11 is made and printed.

そして、後に抵抗値選別を行い抵抗ネットワーク素子が
完成する。
Then, resistance value selection is performed later to complete the resistor network element.

この実施例1による抵抗ネットワーク素子は、抵抗値が
10Ω〜1MΩの範囲で抵抗値バラツキが3δで±10
%以下であり、抵抗温度係数TCRが±100PPM/
’Cという優れた性能が得られた。
The resistance network element according to Example 1 has a resistance value in the range of 10Ω to 1MΩ and a resistance value variation of ±10 at 3δ.
% or less, and the temperature coefficient of resistance TCR is ±100PPM/
An excellent performance of 'C was obtained.

同時焼成する温度が8oO℃未満であると、製品の抗折
強度や電極の接着強度が弱くなるといった問題が生じ、
また1ooO℃より高い温度にすると過焼結により抵抗
性能が悪くなるといった問題が生じる。
If the co-firing temperature is less than 80°C, there will be problems such as the bending strength of the product and the adhesive strength of the electrode becoming weak.
Furthermore, if the temperature is higher than 100° C., a problem arises in that resistance performance deteriorates due to oversintering.

なお実施例1ではガラスパターンは形成しなかったが、
同時焼成後に印刷、焼成してもよい。また、電極は五g
系以外にもPt、P(1等の貴金属系導体などを用いる
ことができる。また、グリーンシートはム(bo3/ガ
ラス比がso/soのものにしたが、絶縁性のセラミッ
ク材料であれば良い。また、実施例においては各抵抗素
子の画電極と導通する複数のリード端子が外装体から一
列に突出するSIP形(Single−in−1ine
−Package )と呼ばれる抵抗ネットワーク素子
について説明したが、リードレスタイプのチップ抵抗ネ
ットワーク素子にも用いることができる。
Although a glass pattern was not formed in Example 1,
Printing and firing may be performed after simultaneous firing. Also, the electrode is 5g
In addition, noble metal conductors such as Pt and P(1) can be used.In addition, the green sheet is made of Mu (bo3/glass ratio is so/so, but any insulating ceramic material can be used. In addition, in the embodiment, a SIP type (Single-in-one) is used in which a plurality of lead terminals that are electrically connected to the picture electrode of each resistive element protrude in a line from the exterior body.
Although the resistor network element called "-Package" has been described, it can also be used for a leadless type chip resistor network element.

発明の効果 以上の説明から明らかなように本発明は、未焼成のセラ
ミックグリーンシート上に、導体パターンとこの導体パ
ターンの一部に重なる複数の抵抗パターンを形成した後
、800℃〜1000℃の温度で同時に焼成するように
構成されているので。
Effects of the Invention As is clear from the above description, the present invention is capable of forming a conductor pattern and a plurality of resistance patterns partially overlapping the conductor pattern on an unfired ceramic green sheet, and then heating the sheet at a temperature of 800°C to 1000°C. Because they are configured to fire at the same time at different temperatures.

マスクの一元化、−括焼成による工程の削減といった優
れた効果が得られる。
Excellent effects such as unification of masks and reduction of steps due to batch firing can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の抵抗ネットワーク素子の製造方法の実
施例1を示す工程図、第2図は第1図の各工程における
製品の上面図、第3図は本発明の抵抗ネットワーク素子
の製造方法の実施例2を示す工程図、第4図は第3図の
各工程における製品の上面図である。 1・・・・・・未焼成のセラミックグリーンシート、2
・・・・・・導体パターン、3・・・・・・抵抗パp−
7,4・・・・・・ガラスパターン、6・・・・・・v
溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 ! 纂3図 第4図
FIG. 1 is a process diagram showing Example 1 of the method for manufacturing a resistive network element of the present invention, FIG. 2 is a top view of the product in each step of FIG. 1, and FIG. 3 is a manufacturing process of the resistive network element of the present invention. A process diagram showing Example 2 of the method, FIG. 4 is a top view of the product in each step of FIG. 3. 1... Unfired ceramic green sheet, 2
...Conductor pattern, 3...Resistance pattern p-
7, 4...Glass pattern, 6...v
groove. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2! Figure 3 Figure 4

Claims (3)

【特許請求の範囲】[Claims] (1)未焼成のセラミックグリーンシート上に、導体パ
ターンとこの導体パターンの一部に重なる複数の抵抗パ
ターンとを形成した後、800℃〜1000℃の温度で
同時に焼成することを特徴とする抵抗ネットワーク素子
の製造方法。
(1) A resistor characterized by forming a conductor pattern and a plurality of resistance patterns partially overlapping the conductor pattern on an unfired ceramic green sheet, and then firing them simultaneously at a temperature of 800°C to 1000°C. A method for manufacturing a network element.
(2)複数の抵抗パターンを形成した後、少なくとも前
記抵抗パターンを覆うガラスパターンを形成し、800
℃〜1000℃の温度で同時に焼成することを特徴とす
る特許請求の範囲第1項記載の抵抗ネットワーク素子の
製造方法。
(2) After forming a plurality of resistance patterns, forming a glass pattern covering at least the resistance patterns,
The method for manufacturing a resistive network element according to claim 1, characterized in that the firing is carried out simultaneously at a temperature of 1000°C to 1000°C.
(3)導体パターンにAgまたはAg−Pd系の貴金属
導体を用い、かつ抵抗パターンにRuO_2系グレーズ
抵抗体を用い、同時に焼成する雰囲気を空気中としたこ
とを特徴とする特許請求の範囲第1項記載の抵抗ネット
ワーク素子の製造方法。
(3) Claim 1 characterized in that the conductor pattern is made of an Ag or Ag-Pd based noble metal conductor, the resistance pattern is made of a RuO_2 based glazed resistor, and the firing atmosphere is air. A method for manufacturing a resistive network element according to section 1.
JP62325825A 1987-12-23 1987-12-23 Manufacture of resistance network element Pending JPH01168004A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872635B2 (en) 2001-04-11 2005-03-29 Sony Corporation Device transferring method, and device arraying method and image display unit fabricating method using the same

Cited By (2)

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US6872635B2 (en) 2001-04-11 2005-03-29 Sony Corporation Device transferring method, and device arraying method and image display unit fabricating method using the same
US7195687B2 (en) 2001-04-11 2007-03-27 Sony Corporation Device transferring method, and device arraying method and image display unit fabricating method using the same

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