JPH01168040A - 複合ウェーハ型集積回路チップの製造方法 - Google Patents

複合ウェーハ型集積回路チップの製造方法

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JPH01168040A
JPH01168040A JP63281138A JP28113888A JPH01168040A JP H01168040 A JPH01168040 A JP H01168040A JP 63281138 A JP63281138 A JP 63281138A JP 28113888 A JP28113888 A JP 28113888A JP H01168040 A JPH01168040 A JP H01168040A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、多数個のモノリシックに集積されたデータ
プロセッサ回路を維持するように形成された、薄いシリ
コンプレートまたはウェーハに関連した応用を見出す。
より詳細には、この発明は、少なくともその１つの端縁
に形成された導電性パッドまたは膜を含み、その端縁の
残余の部分はシリコン材料から絶縁される、シリコンウ
ェーハの上に形成された回路の生産に向けられる。その
ウェーハは積重ねられ、かつ粘着的に接着されて、その
端縁部に沿ってそのモジュールに接続された入力ソース
、たとえば赤外検出器アレイに隆起（ｂｕｍｐ）接着さ
れることができるデータプロセッサモジュールを形成す
る。その入力ソースと逆に、ウェーハの端縁部上に形成
された導電性パッドは、ピン格子アレイまたは印刷回路
基板のようなコネクタコンタクトのアレイに同様に隆起
接着され得る。複数個のモジュールは共に結合され、か
つ電気的に相互接続されることができ、アセンブリ、た
とえば赤外検出器プロセッサアセンブリを形成する。
この発明に従って形成されたシリコンウェーハは、様々
な異なった領域で応用されるであろうが、この発明は、
空間、大きさおよび極めて低い温度の環境で動作するた
めの能力に関する特定の要求により、この発明が特定の
利点を有するための基準が提示されるところの、空間設
置の赤外検出システムのためのモジュールの生産に関連
して述べられる。空間に設置されるように設計された物
体に課された空間および重みの制限の点から見ると、ペ
イロードに実質的な重みまたは空間のペナルティを課す
ことなく確実に動作できる、処理モジュールおよび接続
装置を開発する特定の必要性がある。
赤外署名（ｓｉｇｎａｔｕｒｅ）によって特徴づけられ
た物体の正確な検出および分解能を提供するために、多
数のディスクリートな検出器エレメントを有する検出シ
ステムを利用することが典型的に必要である。その検出
器エレメントは相互接続されて検出器アレイを形成し、
それは回路に順に接続されて、実質的な視野で「走査」
または「凝視」することを可能とする。したがって、検
出器エレメントの各々は、隣接した検出器エレメントか
らの信号が別個に検出され、かつ処理されることができ
るような態様で、処理回路に電気的に接続されなければ
ならない。検出器エレメントは小さく、かつ非常に近接
した間隔で、たとえば、００３インチの中心から中心へ
の間隔で、配置されるため、検出器エレメントからの処
理信号のための回路は、同様の大きさおよび空間の制限
に従わなければならない。検出器エレメントを処理回路
に接続するための多くの従来の機構は、所要の隔離およ
び信頼性を提供するのには適切でない。さらに、個々の
検出器エレメントを専用処理回路に接続するための生産
技術は典型的に高価で、長時間かかり、かつ低い信頼性
によって特徴づけられる。
赤外検出器エレメントと専用処理回路を接続するための
技術は、プロセッサ回路の入力および出力が電気的に隔
離されることを必要とする。プロセッサ回路が積重ねら
れたシリコンウェーハの上に形成される場合、（人力ま
たは出力とプロセッサ回路との間の不所望の交信を妨げ
るために）導電性端縁部をシリコンウェーハの上に形成
された能動回路から隔離することが必要である。先行の
開示は、半導体ウェーハの垂直な端縁部を変更するが、
これはウェーハが製造され、かつプレートがそこから切
断されて、仕上げられたウェーハの端縁上に非導電性領
域を形成し、この隔離を提供した後に行なわれる。たと
えば、クラーク（Ｃ１ａｒｋ）に与えられた米国特許箱
４，５５１，６２９号は、積重ねられたウェーハ、すな
わちシリコン集積回路が、半導体ウェーハの金属化され
た端縁部の間で選択的にエツチングし、かつ次にエツチ
ング除去された材料を絶縁物で再充填することによって
、検出器アレイに接続されることができると教示してい
る。選択的にエツチングし、かつこのような小さく薄い
ウェーハの端縁部を埋め戻すための技術は、長時間かか
り、高価でかつ困難である。
同一譲受人に譲渡され、シュミッツ（Ｓ　ｃ　ｈｍｉｔ
ｚ）に与えられた米国特許節４．６１８，７６３号は、
ウェーハ構造が、絶縁物サファイアベース上に形成され
たエピタキシャルに成長したシリコンから形成されるこ
とを開示する。そのシリコンは、端縁部に近いサファイ
アから除去されて、絶縁物サブストレートを隔離された
導電性膜リードに与える。実行可能であるが、しかしこ
の構造は、バルクシリコンサブストレートを用いるもの
に比べてあまり実施されない集積回路技術を使用する。
さらに、サファイアサブストレートはシリコンよりも製
造するのにより硬くかつより困難であるため、ウェーハ
を高密度プロセッサチャネルモジュールを形成するのに
必要な要求された薄さにまで研摩することはより困難で
あり、かつより高価である。
この発明は、導電性端部および端縁部が、ウェーハ製作
工程の過程において構成された絶縁物の堀の形成により
、シリコン材料から隔離され得るところの高密度の環境
に特定的に適したプロセッサの構造に向けられる。その
絶縁物の堀はシリコンウェーハに形成され、それは適当
に薄＜シ、かつ寸法調整をした後に、ウェーハの所望の
絶縁物サブストレートの端部および端縁部を与える。絶
縁物の堀を形成し、かつウェーハスタックでシリコンを
隣接したウェーハから隔離するための様々な技術が開示
される。
発明の概要 外部電子回路との電気的接続に当接するためのマルチウ
ェーハ集積回路を形成する方法が開示される。この方法
は、第１および第２のウェーハの各々の第１の表面に複
数個の溝を形成することを含む。その溝は絶縁材料の本
体で充満され、その溝の表面に沿って結合される。１つ
の実施例では、能動回路が当接するウェーハの表面の１
つに形成される。別の実施例では、能動回路がウェーハ
の１つの非当接の表面に形成される。導電性リードはウ
ェーハの１つの表面に与えられて、ドープされた領域と
電気的交信状態にされる。導電性リードの少なくとも１
つが、溝の少なくとも一部分に延在する。ウェーハは、
縦にトリミングされ、そのためウェーハの縦方向端縁が
溝によって規定され、かつ導電性リードの少なくとも１
つの当接端部が露出される。導電性材料の層は、露出さ
れた導電性リードと電気的交信状態であるウェーハの縦
方向端縁に沿って生成されて、ドープされた領域と外部
電子回路との間の交信を容易にする。
この発明は、所望の構成を形成するための異なったシー
ケンスの使用を企図する。絶縁材料の本体は所望のごと
く構成シーケンス内に生成されることができる。ウェー
ハの各々にある溝は、好ましくは異なった時間で充填さ
れ得る。同様に、つニーへヲ薄くするシーケンスは、構
成を容易にするのに最も便宜に行なうことができる。さ
らに、絶縁材料のさらに他の層が、ウェーハの１つまた
は両方のウェーハの組をなす表面に沿って設けられ、能
動回路の隔離をさらに容易にするであろう。
複数個のこのような集積回路が、たとえば垂直に配列さ
れて複合モジュールまたはサブアレイを形成することが
さらに予期される。
好ましい実施例の説明 添付の図面に関連して以下に述べられる詳細な説明は、
この発明の現在のところ好ましい実施例の説明として意
図されており、この発明が構成されまたは利用され得る
たった１つの形を表わすようには意図されない。この説
明は、示された実施例に関連したこの発明の機能および
構成のためのステップのシーケンスを述べる。しかしな
がら、同じまたは同等の機能およびシーケンスが、この
発明の精神および範囲内に含まれるようにもまた、意図
される異なった実施例によって達成され得ることを理解
しなければならない。
図面を参照すると、第１Ａ図は、積重ねられてモジュー
ルを形成し、検出器アレイの部分と出力コネクタボード
とピン格子アレイに接続された複数個の集積回路を含む
、１つの応用の斜視図を示す。以下により十分に述べら
れるように、その集積回路は各々この発明に従って形成
されることができる。第１Ａ図に示されたアセンブリ１
１は、検出器アレイ部分１３と、積重ねられた集積回路
モジュール１５と、コネクタボード１７と、ピン格子ア
レイ２７とを含む。検出器アレイ部分１３は、３ｉ１Ｂ
図に示される１３ａのような多くの個々の検出器エレメ
ントから典型的に形成される。
モジュール１５は、複数個の個々の集積回路層、たとえ
ばモジュール１５を集合的に形成するように１つずつ上
に積重ねられた１５ａから形成される。層１５ａの各々
は、検出器エレメント、たとえば層１５ａと同じ水平面
上にあるエレメントのための検出器から受取られた処理
信号のための能動回路を維持するように形成される。各
集積回路層は、検出器アレイにある各検出器エレメント
が専用のプロセッサチャネルを有するように、処理回路
を典型的に含む。
第１Ｃ図に示されるように、層１５ａのような個々の集
積回路層の各々の端縁部は、個々の検出器エレメントか
ら集積回路の専用能動回路部分、すなわちドープされた
半導電性領域へ信号を交信する、複数個の入力リードま
たは導管を露出するように形成される。入力リード１８
は、端縁表面１９に形成された導電性材料と電気的交信
状態にある。端縁表面１９は、その表面に形成され、か
つリード１８と電気的交信をしている導電性パッド２２
のような導電性材料の領域を与えられることができる。
隆起した部分または隆起部１２は、好ましくは導電性パ
ッド２２の外部の表面に形成され、入力リード１８と検
出器アレイ１３にある関連した検出器エレメントの接続
を容易にする。
隆起部１２は、従来の方法でバッド２２の表面に与えら
れたしるしくｉｎｄｉｃｉｕｍ）材料またはそれと同様
のものから形成されてもよい。絶縁物被覆２６は、層１
５ａの上表面に沿って設けてもよい。第１Ｂ図にさらに
示されるように、検出器アレイ１３には、検出器アレイ
１３と入力リード１８との電気的接続を容易にするため
に用いられるバッファボード２１を設けてもよい。同一
譲受人に譲渡された、検出器インターフェイス装置（Ｄ
ｅｔｅｃｔｏｒ　　　Ｉｎｔｅｒｆａｃｅ　　Ｄｅｖｉ
ｃｅ）という表題の同時係属中の特許出願節０３４．１
４３号にさらにに開示されるように、バッファボード２
１は、検出器アレイ１３の構成および試験可能性に関連
した利点をもまた提供することができる。以下により十
分に述べられるように、この発明は、層１５ａの端縁の
表面１９上でパッド２２の形成を可能にし、導電性リー
ド１８を介する以外は、シリコンサブストレート２３か
ら導電性パッド２２を隔離するための効果的で、かつ信
頼性の高い技術を提供する。この発明は層１５ａの製作
過程でこの隔離がもたらされることを可能にし、かつ絶
縁物領域を埋め戻し、層１５ａの端縁でリード１８を露
出させるような層１５ａのさらに他の処理を必要としな
い。この発明は、層１５ａの端縁部をエツチングし、か
つエツチングされた領域に絶縁物を与える必要性を避け
る。
したがってこの発明は、ウェーハの製作後の層の操作に
相関した長時間かかるステップを有利に解消する。
コネクタボード１７は、好ましくは複数個の導電性領域
２５ａ、２５ｂ等を提供するように形成される。その導
電性領域は、モジュール１５を形成する層との電気的接
続を当接する際に各々配置される。以下に詳しく述べら
れていないが、検出器アレイ１３とモジュール１５との
電気的交信に関連して述べられたこの発明の原理は、モ
ジュール１５とコネクタボード１７との電気的交信を容
易にすることに関して等しく適用できる。ピン格子アレ
イ２７は、導電性領域２５ａ、２５ｂ等から、さらに他
の処理が生じる外部の回路へ信号を交信する。
第２図に包括的に示されるように、集積回路層１５ａを
形成するのに使用されるシリコンウェーハ３１は、その
表面に形成された複数個の堀または溝３３を有するよう
に構成されることができる。
以下により十分に述べられるように、堀３３はチップの
端縁部を絶縁する絶縁物材料で充填されることができる
。以下に述べられる技術を適用することにより、シリコ
ンウェーハ３１は複数個のチツブを生産することができ
、その各々は１対の溝３３によって縦方向に規定され、
かつ所望の幅に切断される。
第３八図ないし第３Ｆ図は、この発明に従ってチップ（
層１５ａ）を形成する第１の例示の態様を示す断面図で
ある。第３Ａ図ないし第３Ｆ図は、この発明に従って構
造を形成する２ウエーハ方法を示す。第３Ａ図に示され
るように、ウェーハ３５および３７は典型的にシリコン
ウェーハであるが、ウェーハの対向表面に配置された溝
３９．４１．４３および４５を有するように各々形成さ
れる。その溝は鋸引き（ｓａｗｉｎｇ）またはエツチン
グを含む複数個の公知の技術のいずれかによって形成さ
れることができる。ウェーハの１つ、たとえばウェーハ
３５には、その表面に沿って延在する絶縁酸化被覆をさ
らに設けることができる。
以下により十分に述べられるように、溝３９．４１．４
３および４５は絶縁材料、たとえば二酸化シリコン（Ｓ
　ｉ　ｏ２）により充填されることができる。
第３Ｂ図に示されるように、ウェーハ部分３５および３
７は、その対向表面に沿って共に結合されることができ
る。ウェーハ３５および３７が結合されると、溝３９．
４１．４５および４３は、今絶縁材料によって充填され
たが、堀４２および４４を集合的に形成するように当接
した関係で配置される。第３Ｃ図に示されるように、ウ
ェーハ３５の上部は、ウェーハ３５の主要部分を形成す
るシリコン材料３０が、絶縁堀４２および４４ならびに
典型的に５ｉ０２である絶縁物層４７によって境界をな
すように除去される。
第３Ｄ図に示されるように、能動集積回路は、ドープさ
れた領域４６の形成によりウェーハ部分３５の表面上に
形成される。ドープされた領域４６は、半導電性サブス
トレートにモノリシック集積回路を形成するための従来
の技術に従って形成されることができる。導電性リード
のパターン４８は、ドープされた領域４６の間に相互接
続を設け、かつ堀４２および４４にわたり延在する。導
電性リード４８は、金属、ポリシリコンまたは他の同様
の導電性材料から形成されることがでる。
入力リード１８および出力リード１６は、能動回路４６
と電気的交信があるように配置され、絶縁堀４２および
４４にわたり、かつそれを越えて延在する。絶縁物層８
１５２は導電性部分４５の上表面に設けられる。絶縁物
被覆５２は、二酸化シリコンまたはシリコン窒化物のよ
うな多くの公知の絶縁材料のいずれかにより形成される
ことができる。
第３Ｅ図に示されるように、シリコンは、たとえば所要
のチップの厚さに研摩し、またはラッピング（ｌａｐｐ
ｉｎｇ）することによってウェーハ３７から除去される
。堀４２および４４がウェーハ３７の下方表面にまで延
在するように、十分なシリコンが除去される。第３Ｆ図
に示されるように、チップ２０または層１５ａは、堀４
２および４４を横断するウェーハを介して切断または鋸
引きにより形成される。堀４２および４４にわたって延
在するリード１６および１８を除いて、回路４６は、結
果として生じる複合チップ２０の他のすべでの端縁部か
ら隔離される。その結果として回路４６は、リード１６
および１８のそれぞれの端縁部４９および５１を介する
場合を除いて他のいかなる回路との電気的交信から隔離
される。
第３Ｄ図に示されるように、次いでウェーハの端縁表面
は金属化されて、リード１６および１８を介して回路へ
の入力またはそれからの出力を容易にする。入力／出力
コネクタから能動回路を隔離するために、いかなるエツ
チング、充填または他の隔離技術も実現される必要がな
い。
この発明の結果として、多重複合チップ２０は、粘着的
に積重ねられ、かつ十分に隔離され、または絶縁された
接続で検出器アレイに接続されるであろう。シリコン本
体３５は、堀４２および４４によって端縁部から隔離さ
れるため、チップからの人力および出力信号は、入力お
よび出力リード１６および１８の端縁部４９および５１
との接続を介する場合を除いて、回路４６に交信される
ことができない。したがって、複合チップ２０の端部は
、ウェーハの製作工程の間に能動回路から隔離される。
すなわち、絶縁層４２および４４を形成することにより
、かつ堀４２および４４がチップの長さを規定するよう
にチップを寸法調整することにより隔離される。チップ
２０の上表面は、絶縁物被覆５２により、またはチップ
２０を積重ねるのに用いられる絶縁粘着性物質により周
囲の環境から隔離される。シリコン本体３０は、絶縁酸
化層４７によりチップ２０の下方のシリコン部分からさ
らに隔離される。以下により十分に述べられるように、
この発明は、チップの最上部に絶縁物被覆５２を与えら
れた１つの層から、または絶縁物スタック粘着性物質に
よって構成されることができる。
第４Ａ図、第４Ｂ図および第４Ｃ図に示された代替の構
成において、複合チップ４０は、上述の構成と同様に形
成されるが、これは絶縁材料が、ウェーハ３５および３
７を結合する前にウェーハ３７の溝４３および４５に配
置されない場合を除く。その代わりに、複合チップが所
要の厚さにトリミングされて溝４３および４５を露出し
た後、その溝は絶縁材料、たとえばガラスまたは樹脂に
よって充填される。第４Ｃ図に示されるように、結果と
して生じるチップは、その縦の端縁をトリミングした後
、絶縁物により充填された溝４３および４５を含み、か
つその中に配置された二酸化シリコンの本体を有する溝
３９および４１を含む。
第５Ａ図、第５Ｂ図および第５Ｃ図は、溝がガラスまた
は樹脂によって充填される他の実施例を示す。溝４３お
よび４５はウェーハ部分３７の表面に形成される。溝３
９および４１は、絶縁材料の層で覆われる。すなわち、
それは二酸化シリコンであり、層４７としてウェーハ３
５の表面に横断して延在する。層４７は、溝３９および
４１の内部を覆う。第５Ｃ図に示されるように、ウェー
ハ部分３７が所要の厚さに薄くされた後、溝３９．４１
．４３および４５は絶縁物材料、たとえば第５Ｄ図に示
されるようなガラスまたは樹脂で充填される。導電性リ
ード１６．１８および４８ならびに絶縁層５２の適用と
トリミングは、第５Ｅ図および第５Ｆ図に示され、かつ
上述のように進行する。
第６Ａ図ないし第６１図は、能動回路が２つのシリコン
本体の間に挾み込まれる他の絶縁されたサブストレート
の構成を示す。平行した溝４３および４５は、第６Ａ図
に示されるようにウェーハ３７で鋸引きされる。能動回
路４６は、第６Ｂ図に示されるようにウェーハに形成さ
れ、かつウェーハの表面は酸化物４７ａで覆われる。溝
４３および４５は、第６Ｃ図に示されるようにガラスま
たたは樹脂で充填される。金属リード１６．１８および
４８は、第６Ｄ図に示されるように形成される。層４７
ａは、導電性リード１６．１８および４８が能動回路４
６に接触するように意図されたところから選択的に除去
される。溝３９および４１ならびに酸化物被覆４７ｂを
有する第２のシリコンウェーハ３５は、第６Ｅ図に示さ
れるように準備される。ウェーハ３７の上表面に与えら
れた樹脂粘着性被覆５５もまた第６Ｅ図に示される。
次いで２つのウェーハ３５および３７が、第６Ｆ図に示
されるように粘着的に接着される。次にウェーハ３５が
薄くされて第６Ｇ図に示されるように溝３９および４１
を露出させる。溝３９および４１は第６Ｈ図に示される
ように樹脂で充填される。ウェーハ３７が薄くされて第
６■図に示されるように堀４３および４５を露出させる
。次いでチップが複合ウェーハから鋸引きされて、上述
の構造を有するチップを得る。この絶縁されたサブスト
レートまたは２ウ工−ハ実施例は、より高いウェーハ製
作の歩留りをもたらすべきである。なぜならば回路が形
成され、かつあらゆる高温処理工程が完了した後でウェ
ーハが接着され、かつ薄くされるからである。さらに、
どちらのウェーハの溝も相対的に深くされることができ
るため、堀を露出させるようにウェーハを薄くすること
は、先に述べられた複合サブストレートの実施例よりも
あまり臨界的でない。
第３Ａ図ないし第６Ｊ図に関連して述べられた実施例の
各々は、共に組にされて複合ウェーハを形成する１対の
半導電性シリコンを利用する技術を使用している。しか
しながら、この発明の特徴および利点は、単一のウェー
ハ構成を利用することにより得られることが理解されね
ばならない。
残余の図に関して述べられたように、単一のウェーハは
絶縁堀を設けられてチップの端縁部を絶縁し、かつ上方
の絶縁層を設けられてチップの上方部を絶縁することが
できる。先に述べられたように、絶縁堀は二酸化シリコ
ンのような酸化充填物を有するように形成され、または
ガラスもしくは樹脂の充填物を設けることができる。
第７Ａ図ないし第７Ｄ図は、この発明の教示を利用した
単一の層の構成を示す。第７Ａ図ないし第７Ｃ図に示さ
れるように、ウェーハ３７には浅い溝４３および４５が
設けられる。酸化物層４７は、ウェーハ部分３７の上表
面に沿って設けられ、上述の絶縁材料で充填される溝４
３および４５に横断して延在する。層４７は、ウェーハ
３７の表面に沿って選択的に除去され、能動回路４６な
らびに導電性リード１６．１８および４８の形成を容易
にする。第７Ｃ図および第７Ｄ図に示されるように、ウ
ェーハ３７の上表面には、導電性リード１６．１８およ
び４８を包む導電性および粘着性絶縁層５２が設けられ
る。次いでウェーハ部分３７は、第７Ｃ図および第８Ｄ
図に示されるように、所要の厚さにまで薄くされて、か
つその縦の端縁は寸法調整される。複合サブストレート
の構成に関して、単一層のチップは、その端縁の表面に
金属化パッドを設けられ、それはチップを検出器アレイ
およびコネクタボードに接続する。第７八図ないし第７
Ｄ図に従って形成されたチップは、同様に積重ねられて
、検出器アレイと当接する電気的接続において配置され
るプロセッサモジュールを形成する。
第８Ａ図ないし第８Ｄ図は、堀を充填するのに耐高温材
料および５ｉ０２（二酸化シリコン）よりもガラスまた
は樹脂が用いられたＪ７Ａ図ないし第７Ｄ図に開示され
たものと同様の構成技術を示す。第８Ａ図に示されるよ
うに、溝４３および４５はウェーハ内で切断され、能動
回路４６はウェーハ内で形成され、かつ絶縁層４７、た
とえば５ＩＯ２はウェーハの上表面に設けられる。第８
Ｂ図に示されるように、溝４３および４５はガラスまた
は樹脂で充填され、かつ金属リード１６．１８および４
８が与えられる。絶縁層４７は、リード１６、′１８お
よび４８が能動回路４６と接触するところで選択的に除
去される。第８Ｃ図に示されるように、その構造の最上
部の表面は、ポリイミドまたはエポキ・シ樹脂のような
絶縁樹脂５５の薄い層で覆われる。次いで、ウェーハ４
７は薄くされて堀４７を露出させ、第８Ｄ図に示される
ように、適当な長さに切断または鋸引きされて複合チッ
プ４０を形成する。
第９Ａ図ないし第９Ｄ図は、第９Ｄ図で示される同じ複
合チップ４０が、異なったシーケンスの構成ステップを
利用してどのように形成されるのかを示す。第９Ａ図な
いし第９Ｄ図で示される実施例では、ウェーハ３７はま
ず所要の厚にまで薄くされ、その後、絶縁材料で満４３
および４５が充填される。ウェーハ３７が薄くされた後
、溝が絶縁材料で充填される場合、第９Ｂ図に示される
ように、次いで分離されるセグメントがその適当な相関
した位置に残ることを確実にするために、ウェーハは溝
の充填の前にベースに支持されなければならない。第９
Ｄ図に示される実施例の構成の残余の部分は、第８Ａ図
ないし第８Ｄ図に関連して述べられたものと同様である
。
図示された実施例に関連して上述されたように、この発
明に従って堀を巡らされたチップを構成するのに様々な
技術を使用してもよい。その堀を巡らされたチップは、
前述のように単一のウェーハまたは共に接着された１対
のウェーハから形成されてもよい。もし望むならば、チ
ップは特定の応用に適切なように、別個のまたは相互接
続された電気回路の型のどちらかとともに、共に接着さ
れた３つ以上の層を含むように形成されるであろう。
サブストレートまたは絶縁物の充填物を形成するのに用
いられる層および材料の厚さもまた、特定の応用の要求
に従って変更してもよい。さらに、この発明は赤外検出
システム以外の分野、たとえば積重ねられ、かつ相互接
続されたモノリシック集積回路チップを含むデータ処理
システムに関連した分野での応用を有することが予期さ
れる。
この発明の精神および範囲から逸脱することなく構成部
分の構造および機能を実現するように、これらのならび
に他の修正および代用を行なってもよい。
【図面の簡単な説明】
第１Ａ図は、複数個の積重ねられた集積回路を含むよう
に形成された赤外検出システムの展開斜視図である。 第１Ｂ図および第１Ｃ図は、第１Ａ図の拡大断面図であ
る。 第２図は、この発明に従って構造を形成するのに用いら
れた例示のシリコンウェーハの上面図である。 第３Ａ図ないし第３Ｆ図は、この発明に従ってマルチウ
ェーハチップを形成する第１の例示の態様を示す側面図
である。 第４人図な−゛）シ第４０図は、この発明に従ってマル
チウェーハチップを形成する第２の例示の態様を示す側
面図である。 第５Ａ図ないし第５Ｆ図は、この発明に従って第３のマ
ルチウェーハチップを形成する第３の例示の態様を示す
側面図である。 第６Ａ図ないし第６Ｊ図は、この発明に従ってマルチウ
ェーハチップを形成する第４の例示の態様を示す側面図
である。 第７八図ないし第７Ｄ図は、この発明に従って単一のウ
ェーハチップを形成する第１の例示の態様を示す側面図
である。 第８Ａ図ないし第８Ｄ図は、この発明に従って単一のウ
ェーハチップを形成する第２の例示の態様を示す側面図
である。 第９Ａ図ないし第９Ｄ図は、この発明に従って単一のウ
ェーハチップを形成する第３の例示の態様を示す側面図
である。 図において、１５は集積回路モジュール、１５ａは集積
回路層、１６，１８．４８は導電性リード、３１，３５
．３７はウェーハ、３３．３９゜４１．４３．４５は溝
、４２．４４は絶縁堀、４６はドープされた領域である
。 ＦＩＧ、３４ Ｈ６３８ＦＩＧ、３Ｃ Ｆ／θ３Ｆ ＦＩＧ　４４　　　　　　　　　　　　　Ｆ／に４ＢＦ
ＩＧ　５４　　　　　　　　　　　　　　ＦＩＧ、４Ｃ
ＩＧ　５Ｂ ｌＧ５Ｆ ＦＩＧ　７４ ＦＩＧθＡ ＦＩＧ、９Ａ ＦＩＧ、７８ イＱ ＦＩＧθ８ ＦＩＧ、８０ ＦＩＧ、９Ｄ

Claims (17)

    【特許請求の範囲】
  1. （１）外部電子回路との電気的接続に当接するための集
    積回路を形成する方法であって、第１および第２のウェ
    ーハの各々第１の表面に複数個の溝を形成し、前記ウェ
    ーハの各々は長さと厚さを有し、前記溝はウェーハの各
    々の厚さの一部に延在し、 前記第１および第２のウェーハに形成された溝を絶縁材
    料の本体で充填し、 第１および第２のウェーハをその溝が掘られた表面に沿
    って結合し、 そこに形成された溝が第１のウェーハの全体の厚さに延
    在するように第１のウェーハを薄くし、第１のウェーハ
    の第２の表面にドープされた領域を形成し、 前記第１のウェーハの第２の表面に導電性リードを選択
    的に与え、前記導電性リードはドープされた領域と電気
    的交信状態にあり、前記導電性リードの少なくとも１つ
    が、前記第１のウェーハに形成された溝の少なくとも一
    部にわたり延在し、そこに形成された溝が第２のウェー
    ハの全体の厚さに延在するように前記第２のウェーハを
    薄くし、 第１および第２のウェーハの縦方向の端縁が溝によって
    規定され、かつ前記導電性リードの少なくとも１つが前
    記第１のウェーハの縦方向の端縁に露出されるように、
    第１および第２のウェーハの長さをトリミングし、 ウェーハの少なくとも１つの縦方向の端縁に沿って導電
    性材料を生成し、前記導電性材料は露出された導電性リ
    ードと電気的交信状態にあり、かつドープされた領域と
    外部電子回路との電気的交信を容易にするのに効果的で
    ある方法。
  2. （２）絶縁材料の第２の層を前記第１のウェーハの第１
    の表面に沿って生成し、前記導電性リードの露出された
    表面および前記ドープされた領域を覆うステップをさら
    に含む、請求項１に記載の方法。
  3. （３）絶縁材料の第２の層を前記第１のウェーハの第１
    の表面に沿って生成するステップをさらに含む、請求項
    １に記載の方法。
  4. （４）絶縁材料の前記第２の層を生成するステップが、
    絶縁材料の本体で溝を充填する前に行なわれる、請求項
    ３に記載の方法。
  5. （５）ドープされた領域を形成するステップが、絶縁材
    料の本体で溝を充填する前に行なわれる、請求項１に記
    載の方法。
  6. （６）第１のウェーハを薄くするステップが、絶縁材料
    の本体で溝を充填する前に行なわれる、請求項１に記載
    の方法。
  7. （７）第２のウェーハを薄くするステップもまた、絶縁
    材料の本体で溝を充填する前に行なわれる、請求項６に
    記載の方法。
  8. （８）第１のウェーハにある溝が、第２のウェーハに形
    成される溝と異なった形を有するように形成される、請
    求項１に記載の方法。
  9. （９）外部電子回路との電気的接続に当接するためのマ
    ルチウェーハ集積回路を形成する方法であって、 第１および第２のウェーハの各々の表面に複数個の溝を
    形成し、前記ウェーハの各々が長さと厚さを有し、前記
    溝がウェーハの各々の厚さの一部に延在し、 前記第１および第２のウェーハに形成された溝を絶縁材
    料の本体で充填し、 前記第１のウェーハの第１の表面上にドープされた領域
    を形成し、 前記第１のウェーハの第１の表面上に導電性リードを選
    択的に与え、前記導電性リードはドープされた領域と電
    気的交信状態であり、前記導電性リードの少なくとも１
    つが、前記第１のウェーハに形成された溝の少なくとも
    一部にわたり延在し、前記第１のウェーハの第１の表面
    に沿って絶縁材料の第１の層を生成し、前記導電性リー
    ドの露出された表面および前記ドープされた領域を覆い
    、前記第１および第２のウェーハをその第１の表面に沿
    って結合し、 そこに形成された溝が前記第１のウェーハの全体の厚さ
    に延在するように前記第１のウェーハを薄くし、 そこに形成された溝が前記第２のウェーハの全体の厚さ
    に延在するように前記第２のウェーハを薄くし、 前記第１および第２のウェーハの縦方向の端縁がそこに
    形成された溝によって規定され、かつ前記導電性リード
    の少なくとも１っが前記ウェーハの縦方向の端縁に露出
    されるように前記第１および第２のウェーハの長さをト
    リミングし、 ウェーハの少なくとも１つの縦方向の端縁に沿って導電
    性材料を生成し、前記導電性材料は露出された導電性リ
    ードと電気的交信状態であり、かつドープされた領域と
    外部電子回路との電気的交信を容易にするのに効果的で
    ある方法。
  10. （１０）前記第１のウェーハの第１の表面に沿って絶縁
    材料の第２の層を生成するステップをさらに含む、請求
    項９に記載の方法。
  11. （１１）絶縁材料の第２の層を生成するステップが、絶
    縁材料の本体で溝を充填する前に行なわれる、請求項１
    ０に記載の方法。
  12. （１２）前記第２のウェーハの第１の表面に沿って絶縁
    材料の第２の層を生成するステップをさらに含む、請求
    項９に記載の方法。
  13. （１３）絶縁材料の第２の層を生成するステップが、絶
    縁材料の本体で溝を充填する前に行なわれる、請求項１
    ０に記載の方法。
  14. （１４）第１および第２のウェーハを結合する前に、第
    １のウェーハに形成された溝が絶縁材料の本体によって
    充填される、請求項９に記載の方法。
  15. （１５）ウェーハが結合された後で、第２のウェーハに
    形成された溝が絶縁材料の本体によって充填される、請
    求項９に記載の方法。
  16. （１６）第２のウェーハを薄くした後で、第２のウェー
    ハに形成された溝が充填される、請求項１５に記載の方
    法。
  17. （１７）第２のウェーハに形成される溝と異なった形を
    有するように第１のウェーハにある溝が形成される、請
    求項９に記載の方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016106420A (ja) * 2005-08-11 2016-06-16 ジプトロニクス・インコーポレイテッド ３ｄｉｃ方法および装置
US10141218B2 (en) 2003-02-07 2018-11-27 Invensas Bonding Technologies, Inc. Room temperature metal direct bonding
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11264345B2 (en) 2015-08-25 2022-03-01 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11728313B2 (en) 2018-06-13 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Offset pads over TSV
US11804377B2 (en) 2018-04-05 2023-10-31 Adeia Semiconductor Bonding Technologies, Inc. Method for preparing a surface for direct-bonding
US11929347B2 (en) 2020-10-20 2024-03-12 Adeia Semiconductor Technologies Llc Mixed exposure for large die
US12381128B2 (en) 2020-12-28 2025-08-05 Adeia Semiconductor Bonding Technologies Inc. Structures with through-substrate vias and methods for forming the same
US12456662B2 (en) 2020-12-28 2025-10-28 Adeia Semiconductor Bonding Technologies Inc. Structures with through-substrate vias and methods for forming the same

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8700033A (nl) * 1987-01-09 1988-08-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator.
JPS63308386A (ja) * 1987-01-30 1988-12-15 Sony Corp 半導体装置とその製造方法
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US4889832A (en) * 1987-12-23 1989-12-26 Texas Instruments Incorporated Method of fabricating an integrated circuit with metal interconnecting layers above and below active circuitry
JPH01179342A (ja) * 1988-01-05 1989-07-17 Toshiba Corp 複合半導体結晶体
US4994902A (en) * 1988-11-30 1991-02-19 Hitachi, Ltd. Semiconductor devices and electronic system incorporating them
US4968628A (en) * 1988-12-09 1990-11-06 Harris Corporation Method of fabricating back diffused bonded oxide substrates
US5004705A (en) * 1989-01-06 1991-04-02 Unitrode Corporation Inverted epitaxial process
US5416354A (en) * 1989-01-06 1995-05-16 Unitrode Corporation Inverted epitaxial process semiconductor devices
US5104820A (en) * 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
US5315147A (en) * 1989-09-25 1994-05-24 Grumman Aerospace Corporation Monolithic focal plane array
US4988641A (en) * 1989-10-10 1991-01-29 Grumman Aerospace Corporation Graphotaxially forming a photosensitive detector array
US5013919A (en) * 1989-10-17 1991-05-07 Grumman Aerospace Corporation Detector element signal comparator system
US5064771A (en) * 1990-04-13 1991-11-12 Grumman Aerospace Corporation Method of forming crystal array
US5075238A (en) * 1990-04-13 1991-12-24 Grumman Aerospace Corporation Detector interface device
US5091331A (en) * 1990-04-16 1992-02-25 Harris Corporation Ultra-thin circuit fabrication by controlled wafer debonding
GB2244373B (en) * 1990-05-19 1994-07-20 Stc Plc Semiconductor device manufacture
US5030828A (en) * 1990-06-25 1991-07-09 Grumman Aerospace Corporation Recessed element photosensitive detector array with optical isolation
FR2665574B1 (fr) * 1990-08-03 1997-05-30 Thomson Composants Microondes Procede d'interconnexion entre un circuit integre et un circuit support, et circuit integre adapte a ce procede.
US5238865A (en) * 1990-09-21 1993-08-24 Nippon Steel Corporation Process for producing laminated semiconductor substrate
US5063177A (en) * 1990-10-04 1991-11-05 Comsat Method of packaging microwave semiconductor components and integrated circuits
JPH0715969B2 (ja) * 1991-09-30 1995-02-22 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチチツプ集積回路パツケージ及びそのシステム
US5234860A (en) * 1992-03-19 1993-08-10 Eastman Kodak Company Thinning of imaging device processed wafers
JP3014012B2 (ja) * 1992-03-19 2000-02-28 日本電気株式会社 半導体装置の製造方法
US5302842A (en) * 1992-07-20 1994-04-12 Bell Communications Research, Inc. Field-effect transistor formed over gate electrode
US5334415A (en) * 1992-09-21 1994-08-02 Compaq Computer Corporation Method and apparatus for film coated passivation of ink channels in ink jet printhead
US5260233A (en) * 1992-11-06 1993-11-09 International Business Machines Corporation Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding
US5436173A (en) * 1993-01-04 1995-07-25 Texas Instruments Incorporated Method for forming a semiconductor on insulator device
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
EP0734589B1 (en) * 1993-12-13 1998-03-25 Honeywell Inc. Integrated silicon vacuum micropackage for infrared devices
US5449638A (en) * 1994-06-06 1995-09-12 United Microelectronics Corporation Process on thickness control for silicon-on-insulator technology
JP2624186B2 (ja) * 1994-07-29 1997-06-25 日本電気株式会社 貼り合わせシリコン基板の製造方法
US5536948A (en) * 1994-08-23 1996-07-16 Grumman Aerospace Corporation Infrared detector element substrate with superlattice layers
US5475224A (en) * 1994-08-26 1995-12-12 Grumman Aerospace Corporation Infrared detector substrate with breakaway test tabs
US5599744A (en) * 1995-02-06 1997-02-04 Grumman Aerospace Corporation Method of forming a microcircuit via interconnect
DE19516487C1 (de) * 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
US5621193A (en) * 1995-05-23 1997-04-15 Northrop Grumman Corporation Ceramic edge connect process
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US6133610A (en) * 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
US6492684B2 (en) 1998-01-20 2002-12-10 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability
US6036872A (en) 1998-03-31 2000-03-14 Honeywell Inc. Method for making a wafer-pair having sealed chambers
US6207530B1 (en) 1998-06-19 2001-03-27 International Business Machines Corporation Dual gate FET and process
DE19840421C2 (de) * 1998-06-22 2000-05-31 Fraunhofer Ges Forschung Verfahren zur Fertigung von dünnen Substratschichten und eine dafür geeignete Substratanordnung
DE69933370D1 (de) 1999-07-15 2006-11-09 St Microelectronics Srl Verfahren zur Zusammenstellung einer Gruppe, die zumindest ein erstes und ein zweites Element aufweist, wobei eines der Elemente eine Mikrostruktur ohne Verpackung umfasst
US6524890B2 (en) 1999-11-17 2003-02-25 Denso Corporation Method for manufacturing semiconductor device having element isolation structure
DE60035179T2 (de) 2000-04-28 2008-02-21 Stmicroelectronics S.R.L., Agrate Brianza Struktur zur elektrischen Verbindung eines ersten mit einem darüberliegenden zweiten Halbleitermaterial, diese elektrische Verbindung verwendendes Komposit und ihre Herstellung
US7268081B2 (en) * 2000-11-02 2007-09-11 California Institute Of Technology Wafer-level transfer of membranes with gas-phase etching and wet etching methods
US6777312B2 (en) * 2000-11-02 2004-08-17 California Institute Of Technology Wafer-level transfer of membranes in semiconductor processing
ITTO20010086A1 (it) * 2001-01-30 2002-07-30 St Microelectronics Srl Procedimento per sigillare e connettere parti di microsistemi elettromeccanici, fluidi, ottici e dispositivo cosi' ottenuto.
US7018867B2 (en) * 2003-02-06 2006-03-28 Intel Corporation Fabricating stacked chips using fluidic templated-assembly
DE102006054311B4 (de) * 2006-11-17 2012-05-24 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleitervorrichtung und mit diesem herstellbare Halbleitervorrichtung
CN104409411B (zh) * 2014-11-24 2017-12-08 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3913121A (en) * 1963-12-16 1975-10-14 Signetics Corp Semiconductor structure
US3401450A (en) * 1964-07-29 1968-09-17 North American Rockwell Methods of making a semiconductor structure including opposite conductivity segments
US3454835A (en) * 1966-10-31 1969-07-08 Raytheon Co Multiple semiconductor device
US3616348A (en) * 1968-06-10 1971-10-26 Rca Corp Process for isolating semiconductor elements
NL6907023A (ja) * 1969-05-07 1970-11-10
US3559283A (en) * 1969-06-16 1971-02-02 Dionics Inc Method of producing air-isolated integrated circuits
US3885998A (en) * 1969-12-05 1975-05-27 Siemens Ag Method for the simultaneous formation of semiconductor components with individually tailored isolation regions
US3640806A (en) * 1970-01-05 1972-02-08 Nippon Telegraph & Telephone Semiconductor device and method of producing the same
US3680205A (en) * 1970-03-03 1972-08-01 Dionics Inc Method of producing air-isolated integrated circuits
US3798753A (en) * 1971-11-12 1974-03-26 Signetics Corp Method for making bulk resistor and integrated circuit using the same
JPS5329551B2 (ja) * 1974-08-19 1978-08-22
US3954534A (en) * 1974-10-29 1976-05-04 Xerox Corporation Method of forming light emitting diode array with dome geometry
US4169000A (en) * 1976-09-02 1979-09-25 International Business Machines Corporation Method of forming an integrated circuit structure with fully-enclosed air isolation
US4551629A (en) * 1980-09-16 1985-11-05 Irvine Sensors Corporation Detector array module-structure and fabrication
US4575762A (en) * 1983-09-12 1986-03-11 Rockwell International Corporation Integrated processor board assembly
US4618763A (en) * 1985-04-12 1986-10-21 Grumman Aerospace Corporation Infrared focal plane module with stacked IC module body

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141218B2 (en) 2003-02-07 2018-11-27 Invensas Bonding Technologies, Inc. Room temperature metal direct bonding
US11289372B2 (en) 2005-08-11 2022-03-29 Invensas Bonding Technologies, Inc. 3D IC method and device
US9716033B2 (en) 2005-08-11 2017-07-25 Ziptronix, Inc. 3D IC method and device
US10147641B2 (en) 2005-08-11 2018-12-04 Invensas Bonding Technologies, Inc. 3D IC method and device
JP2016106420A (ja) * 2005-08-11 2016-06-16 ジプトロニクス・インコーポレイテッド ３ｄｉｃ方法および装置
US11011418B2 (en) 2005-08-11 2021-05-18 Invensas Bonding Technologies, Inc. 3D IC method and device
US11515202B2 (en) 2005-08-11 2022-11-29 Adeia Semiconductor Bonding Technologies Inc. 3D IC method and device
US12381168B2 (en) 2015-08-25 2025-08-05 Adeia Semiconductor Bonding Technologies Inc. Conductive barrier direct hybrid bonding
US11264345B2 (en) 2015-08-25 2022-03-01 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US11830838B2 (en) 2015-08-25 2023-11-28 Adeia Semiconductor Bonding Technologies Inc. Conductive barrier direct hybrid bonding
US12381173B2 (en) 2017-09-24 2025-08-05 Adeia Semiconductor Bonding Technologies Inc. Direct hybrid bonding of substrates having microelectronic components with different profiles and/or pitches at the bonding interface
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11552041B2 (en) 2017-09-24 2023-01-10 Adeia Semiconductor Bonding Technologies Inc. Chemical mechanical polishing for hybrid bonding
US11804377B2 (en) 2018-04-05 2023-10-31 Adeia Semiconductor Bonding Technologies, Inc. Method for preparing a surface for direct-bonding
US12341018B2 (en) 2018-04-05 2025-06-24 Adeia Semiconductor Bonding Technologies Inc. Method for preparing a surface for direct-bonding
US12482776B2 (en) 2018-06-13 2025-11-25 Adeia Semiconductor Bonding Technologies Inc. Metal pads over TSV
US12205926B2 (en) 2018-06-13 2025-01-21 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11728313B2 (en) 2018-06-13 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Offset pads over TSV
US11955445B2 (en) 2018-06-13 2024-04-09 Adeia Semiconductor Bonding Technologies Inc. Metal pads over TSV
US12243851B2 (en) 2018-06-13 2025-03-04 Adeia Semiconductor Bonding Technologies Inc. Offset pads over TSV
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US12136605B2 (en) 2018-08-31 2024-11-05 Adeia Semiconductor Bonding Technologies Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics and method for forming the same
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US12125784B2 (en) 2018-10-22 2024-10-22 Adeia Semiconductor Bonding Technologies Inc. Interconnect structures
US11756880B2 (en) 2018-10-22 2023-09-12 Adeia Semiconductor Bonding Technologies Inc. Interconnect structures
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11929347B2 (en) 2020-10-20 2024-03-12 Adeia Semiconductor Technologies Llc Mixed exposure for large die
US12381128B2 (en) 2020-12-28 2025-08-05 Adeia Semiconductor Bonding Technologies Inc. Structures with through-substrate vias and methods for forming the same
US12456662B2 (en) 2020-12-28 2025-10-28 Adeia Semiconductor Bonding Technologies Inc. Structures with through-substrate vias and methods for forming the same

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Publication number Publication date
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