JPH01179342A - 複合半導体結晶体 - Google Patents

複合半導体結晶体

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JPH01179342A
JPH01179342A JP63000465A JP46588A JPH01179342A JP H01179342 A JPH01179342 A JP H01179342A JP 63000465 A JP63000465 A JP 63000465A JP 46588 A JP46588 A JP 46588A JP H01179342 A JPH01179342 A JP H01179342A
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oxide film
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北原　広一
Yoshinori Natsume
嘉徳 夏目
Yoshisato Hosoki
細木　芳悟
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複合半導体結晶体の構造に関するもので、特
に素子分離を必要とするとともに耐圧特性の異なる複数
の機能素子を集積するに好適な複合半導体結晶体く複合
半導体基板）に係るものである。
（従来技術） １つの基板に複数個の能動素子又は受動素子を集積する
複合半導体装置では、素子相互を電気的に分離する必要
がある。　従来、これに用いられる素子間分離法には、
逆バイアスされなＰＮ接合によるもの、或いは絶縁体に
よるものが一般的である。
第８図に、ＰＮ接合により分離された領域をもつ半導体
基板の１例を示す。　同図において、Ｐ型の半導体基板
１にＮ型のエピタキシャル層２が堆積されており、この
エピタキシャル層２の表面からＰ”型不純物の拡散をお
こない、素子分離領域３が前記半導体基板１に達するよ
うに形成されている。　これによりＰＮ接合で囲まれた
島状の素子領域４を得る。　この素子領域４は前記ＰＮ
接合に逆バイアスを印加することによって他のエピタキ
シャル層部分とは空乏層を介して電気的に分離される。
このＰＮ接合分離方式は安価であるが、前記Ｐ′″型の
素子分離領域３を形成する時に、深さ方向とほぼ等しい
寸法の横方向拡散が生じ、この素子分離領域３の所要面
積が増大すること、また前記ＰＮ接合に逆バイアスを印
加する際に、前記Ｐ′″型の素子分離＠域３を接地し、
素子領域４の電位を高める必要があるので、この素子領
域４に形成される集積回路のバイアス回路は複雑になる
こと、そしてまた、前記素子領域４内にエミツタ層とベ
ース層を設け、半導体基板１をコレクタとするトランジ
スタを形成する場合には、このエミツタ層、ベース層及
びＰ”型素子分離領域３により寄生トランジスタができ
ることなどの問題点がある。
次に第９図に絶縁体による素子分離法の従来例の１つを
示す、　同図において、複数のＮ型半導体領域５は、酸
化シリコン膜６及び多結晶シリコン層７により分離保持
された島領域として形成されている。
この絶縁体分離方式は、前記ＰＮ接合分離の場合に必要
な逆バイアス回路が不要であり、また寄生素子による制
約が少ない等の利点がある。　しかしこの方式では基板
を多結晶シリコンで構成するので非常に厚い多結晶シリ
コン７の堆積が必要であり、従って経済的に不利となる
。　またこれに素子を形成した半導体装置では、この基
板の他面（多結晶シリコン層７側の面）が酸化シリコン
膜６によって絶縁されているため、これを電流経路とし
てｆ受用することができない。
（発明が解決しようとする問題点） 本発明は、前記問題点を解決し、複合半導体装置を容易
に集積できる新しい構造の複合半導体装置用結晶体を提
供することである。
［発明の構成］ （問題点を解決するための手段と作用）本発明の複合半
導体結晶体は、第１半導体基板と第２半導体基板とを少
なくとも一方の基板表面に形成された絶縁膜を介して鏡
面接合させることによりできる複合基板と、この複合基
板の第１半導体基板及び絶縁膜を選択的に蝕刻して設け
た少なくとも第２半導体基板に達する蝕刻部と、この蝕
刻部に露出する第１半導体基板の一部領域に形成した高
濃度不純物層と、この蝕刻部内の第２半導体基板上に成
長させたエピタキシャル領域とを異面することを特徴と
する。
従って、本発明の複合半導体結晶体の内部には、主面に
平行に一部が蝕刻部として除かれた絶縁膜が埋め込まれ
ており、第２半導体基板は該絶縁膜を介して蝕刻によっ
て残された第１半導体基板と接合し、該絶縁膜が除かれ
た蝕刻部内には第２半導体基板上に成長させたエピタキ
シャル領域がある。　そして残された第１半導体基板と
エピタキシャル領域との境界には高濃度不純物層が形成
されている。
この複合半導体結晶体の第１半導体基板とエピタキシャ
ル領域の側の主面は素子形成のために研磨される。　こ
のとき研磨した面をみると複合基板中のどこに絶縁膜が
埋め込まれているか解らないが、前記研磨面をシリコン
エツチングすれば研磨面に現れている前記高濃度不純物
層が速くエツチングされ、その高濃度不純物層のエツチ
ングパターンにより容易に複合基板中の絶縁膜の位置を
確認することができる。
そしてさらに、前記研磨面から絶縁膜に達する素子分離
領域が作られた複合半導体結晶体においては、前記エピ
タキシャル成長による領域に耐圧の大きい機能素子が、
また接合によって分離された第１半導体の領域に耐圧の
小さい機能素子が形成された複合半導体装置が得られる
。
（実施例） 第１図に本発明結晶体の実施例を示す、　同図において
、１１はＮ型第１半導体基板、１２はＮ“型第２半導体
基板で、第１半導体基板１１と第２半導体基板１２とは
、５ｉｎ２の絶縁膜１３を介して鏡面接合されている。
　１４は、第１半導体基板１１と絶縁ｗＡ１３が蝕刻さ
れた跡の蝕刻部内に第２半導体基板１２上に成長させた
エビタキシャル領域である。　１５は第１半導体基板１
１とエピタキシャル領域１４との境界を示す高濃度不純
物層で、該不ｌ１ｊｉ物層１５の不純物濃度は第１半導
体基板１１及びエピタキシャル領域１４より高濃度で形
成される必要があり、この実施例では第２半導体基板１
２の不純物濃度とほぼ同じ濃度のＮ′″型に形成されて
いる。
この実施例の複合半導体結晶体は、例えば次のような工
程で作ることができる。
すなわち、まず、第２図（ａ　）に示すように、Ｎ型シ
リコン基板１１とＮ１型シリコン基板１２とに、それぞ
れ熱酸化膜１３ａ、１３ｂを１μ和程度形成し、該熱酸
化膜を鏡面研磨したのち、前記Ｎ型シリコン基板１１と
Ｎ４型シリコン基板１２の熱酸化Ｍ鏡面どうしを十分清
浄な雰囲気下で密着させた状態で熱処理をすることによ
り、第２図（ｂ）に示すような、酸化膜１３を介した強
固な接合体が得られる。　この実施例では酸化Ｍ１３の
十分な厚さを得るなめに、両基板に形成した熱酸化Ｊ１
１３ａ、１３ｂｆｉ面どうしの間で行われたが、鏡面接
合は、熱酸化膜鏡面とシリコン鏡面との間ても可能であ
る。
次に、この接合体のＮ型シリコン基板１１側め面を研磨
しその厚さを１００μｍ程度にしたのち、この面に例え
ば熱酸化膜１６を形成し、公知の写真蝕刻工程を施して
、第２図（Ｃ）の１７８に示すように、Ｎ型シリコン基
板１１を熱酸化膜１３まで蝕刻したのち、さらに第２図
（ｄ　）の１７に示すように、露出しな熱酸化膜１３を
除去しＮ＋型シリコン基板１２を所望の深さまで蝕刻す
る。
次に前記蝕刻した部分１７に、例えば５ｂ２０１デポジ
シヨンまたはＰＯＣｌ　、３デボジ−ジョン等によりＮ
＋型不純物を拡散させて、第２図（ｅ　）に示すように
Ｎ４不純物層１５を形成する。　最後に、第２図（ｅ）
で示した熱酸化膜１６を除去し、Ｎ−型シリコン１４を
前記蝕刻部１７にエピタキシャル成長させたのち表面を
研磨し平坦にすると、第２図（ｆ）のように第１図実施
例の複合半導体結晶体の構造が得られる。
第２図（ｆ）の複合半導体結晶体では、表面回漕した面
を肉眼または面微鐘等で見ても埋め込まれた酸化膜１３
の位置は解らない。　そこで、ＨＦ、ＨＮＯ３、ＣＨ，
Ｃ００Ｈ１■２の混合液等のシリコンエツチング液で研
磨面をエツチングすると、第２図（ｆ）破線円■の部分
拡大図である第３図のように、第１半導体基板１１とエ
ピタキシャル領域１４の境界のＮ＋型不純物層１５が速
くエツチングされてエツチングパターン１８が現われ、
前記表面研磨した面からも容易に埋め込まれた酸化膜１
３の位置が解るようになる。　本発明のようにＮ＋不純
物層１５を設けない場合には、第４図（ａ）に示すよう
に、蝕刻部１７を形成したのちＮ４シリコン基板１２の
面に前記蝕刻部１７の平面形状と同じパターン４１をシ
リコンエツチング等でつけ、第４図（ｂ）に示すように
Ｎ−型シリコン１４をエピタキシャル成長させて表面研
磨したのちは、前記パターン４１によって埋め込まれた
酸化膜１３を確認しつつ、４２の基板表面に機能素子を
作り込む必要がある。　これに対し、本発明では結晶体
表面の高濃度不純物層１５のエツチングパターン１８（
第３図参照）により、はるかに容易に素子形成をするこ
とができ、このことが高集積化された集積回路に本発明
の複合半導体結晶体を実用化することを可能にした。
第５図には、基板表面エツチングパターン１８を形成し
たあとに素子分離技術を適用した本発明の第二実施例の
結晶体を示した。　同図に示すように、Ｎ型シリコン１
１の厚さｂとして２０μｍの厚さを持つ複合半導体結晶
体構造のＮ型シリコン部に基板表面からＲＩ　Ｅ　（Ｒ
ｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法によって
前記酸化膜１３に達する幅４〜５μｍをもつ複数の渭５
１を形成し、この清白に熱酸化膜５１ａを形成し続いて
多結晶シリコン層５１ｂを４〜５μｍこの溝に堆積する
と平坦な表面が得られる。　前記熱酸化膜１３とＲＩＥ
法による溝５１に囲まれた領域は他領域と電気的に絶縁
され、いわゆる島領域５２となる。
第６図は、上記第５図の複合半導体結晶体に機能素子を
形成した断面構造を示す、　前記島領域５２には耐圧を
さほど必要としない機能素子として、例えばエミッタ２
９、コレクタ２７、ベース２８をもっＮＰＮトランジス
タ６３を、また、ゲート２６、ドレイン２５、ソース２
４をもっＰチャネルＭＯ８ＦＢＴ６２を、それぞれ公知
の手法で形成し、一方Ｎ−型シリコン領域１４には、ベ
ース２０、ソース２１、ゲート２２をもつパワー素子と
してＤ−ＭＯＳ型ＦＥＴ６１を公知の手法で形成したも
のを示した。　このパワー素子Ｄ−ＭＯ３型ＦＥＴ６１
においてＮ＋梨型シリコン半導体２３が電流経路として
動作する。　なお、３０は絶縁保護膜である。
上記第５図の素子分離技術としてはＲＩＥ法を用いた実
施例を示したが、Ｐ′″領域によるＰＮ接合分離法も採
用可能である。　さらに第２図（ｆ　）ではＮ型シリコ
ン１１の厚さｂよりＮ−型エピタキシャル領域１４の厚
さａのほうが厚い場合を示したが、厚さａをもつエピタ
キシャル領域に形成するパワー素子が低耐圧・大電流の
ものである場合は、第７図の第三実施例のようにＮ型シ
リコン１１の厚さｂとＮ−型エピタキシャル領域１４の
厚さａを同じにするのがよく、本発明の複合半導体結晶
体がそれを可能にすることは理解できよう。
［発明の効果コ 本発明の複合半導体結晶体は、前記第１及び第２半導体
基板どうしの接合及びエピタキシャル成長の採用によっ
て、使用される半導体領域（第１シリコン領域、第２シ
リコン領域及びエピタキシ・、・小領域）の不純物濃度
、厚さに差をもたせ、耐圧特性が異なる機能素子を同一
の半導体基板にモノリシックに形成可能としたものであ
る。　この機能素子としてエピタキシャル領域にパワー
素子を形成した際、前記複合半導体結晶体構造の一部を
その電流通路として有効利用できて好都合である。　そ
してまた第二実施例のように各素子を完全絶縁体により
分離すれば、ＰＮ接合分離のようなバイアス回路が不要
となり、回路構成上の制約を受けることがない。
上記のように素子分離をするに有効な結晶体が提供され
たが、さらに蝕刻部に露出した第１半導体基板に形成し
た高濃度不純物層によって、埋め込まれた絶縁膜の位置
が容易に確認することができるので、ウェハプロセス上
極めて有利な点にも本発明の価値がある。
【図面の簡単な説明】
第１図は本発明複合半導体結晶体の第一実施例を示す断
面図、第２図＜ａ）ないしくｆ）は第１図結晶体の製造
工程を示す断面図、第３図は絶縁膜の位置の確認方法を
説明するなめに第２図（ｆ）破線円１部分を拡大した断
面図、第４図（ａ）及び（ｂ）は本発明によらない結晶
体における絶縁膜位置の確認方法を示す断面図、第５図
は本発明の第二実施例結晶体を示す断面図、第６図は第
５図結晶体の応用例を示す集積回路断面図、第７図は本
発明の第三実施例結晶体を示す断面図、第８図及び第９
図は従来結晶体における分難技術を示す断面図である。 １１・・・第１半導体基板、　１２・・・第２半導体基
板、　１３・・・絶縁膜、　１４・・・エピタキシャル
領域、　１う・・・高濃度不純物層、　１７・・・蝕刻
部、１８・・・高濃度不純物層のエツチングパターン、
５１・・・素子分離領域、　５２・・・絶縁体分離島状
領域。 第１図 第２図（１） 第２図（２） 第４図 第６図 第７図 第８図 第９図

Claims (1)

  1. 【特許請求の範囲】 １　第１半導体基板の１つの主面と第２半導体基板の１
    つの主面とを絶縁膜を介して鏡面接合してなる複合基板
    と、この複合基板の第１半導体基板及び絶縁膜を選択的
    に蝕刻をして少なくとも第２半導体基板に達する蝕刻部
    と、この蝕刻部に露出する第１半導体基板の一部領域に
    形成した高濃度不純物層と、この蝕刻部内の第２半導体
    基板上に形成したエピタキシャル領域とを具備すること
    を特徴とする複合半導体結晶体。 ２　前記複合基板の蝕刻部を除く第１半導体基板部分に
    、該基板部分の表面から絶縁膜に達する素子分離領域を
    設けた特許請求の範囲第１項記載の複合半導体結晶体。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5049968A (en) * 1988-02-08 1991-09-17 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
US5332920A (en) * 1988-02-08 1994-07-26 Kabushiki Kaisha Toshiba Dielectrically isolated high and low voltage substrate regions
JP2788269B2 (ja) * 1988-02-08 1998-08-20 株式会社東芝 半導体装置およびその製造方法
US5089863A (en) * 1988-09-08 1992-02-18 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode
US5272100A (en) * 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
US5543646A (en) * 1988-09-08 1996-08-06 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode
US5416354A (en) * 1989-01-06 1995-05-16 Unitrode Corporation Inverted epitaxial process semiconductor devices
EP0398468A3 (en) * 1989-05-16 1991-03-13 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
JPH03129854A (ja) * 1989-10-16 1991-06-03 Toshiba Corp 半導体装置の製造方法
FR2656738B1 (fr) * 1989-12-29 1995-03-17 Telemecanique Procede pour fabriquer un dispositif semiconducteur, dispositif et composant semiconducteur obtenus par le procede.
US5102809A (en) * 1990-10-11 1992-04-07 Texas Instruments Incorporated SOI BICMOS process
JP2609753B2 (ja) * 1990-10-17 1997-05-14 株式会社東芝 半導体装置
WO1993026041A1 (en) * 1992-06-17 1993-12-23 Harris Corporation Bonded wafer processing
US5260233A (en) * 1992-11-06 1993-11-09 International Business Machines Corporation Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding
JP3116609B2 (ja) * 1992-11-25 2000-12-11 日本電気株式会社 半導体装置の製造方法
JP2773611B2 (ja) * 1993-11-17 1998-07-09 株式会社デンソー 絶縁物分離半導体装置
EP0661735B1 (en) * 1993-12-29 2001-03-07 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Process for the manufacturing of integrated circuits, particularly of intelligent power semiconductor devices
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JPH09331072A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
JP3595182B2 (ja) * 1999-02-10 2004-12-02 沖電気工業株式会社 半導体装置の製造方法
US6555891B1 (en) 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
JP2002217282A (ja) * 2001-01-19 2002-08-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2005244020A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5334483A (en) * 1977-09-09 1978-03-31 Hitachi Ltd Substrate for semiconductor integrating circuit
US4261003A (en) * 1979-03-09 1981-04-07 International Business Machines Corporation Integrated circuit structures with full dielectric isolation and a novel method for fabrication thereof
US4283235A (en) * 1979-07-27 1981-08-11 Massachusetts Institute Of Technology Dielectric isolation using shallow oxide and polycrystalline silicon utilizing selective oxidation
FR2472268A1 (fr) * 1979-12-21 1981-06-26 Thomson Csf Procede de formation de caisson dans des circuits integres
US4408386A (en) * 1980-12-12 1983-10-11 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor integrated circuit devices
JPS57133637A (en) * 1981-02-13 1982-08-18 Hitachi Ltd Semiconductor integrated circuit device
US4661832A (en) * 1982-06-30 1987-04-28 International Business Machines Corporation Total dielectric isolation for integrated circuits
US4501060A (en) * 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4494303A (en) * 1983-03-31 1985-01-22 At&T Bell Laboratories Method of making dielectrically isolated silicon devices
JPS6081839A (ja) * 1983-10-12 1985-05-09 Fujitsu Ltd 半導体装置の製造方法
EP0156964A1 (en) * 1983-11-18 1985-10-09 Motorola, Inc. Means and method for improved junction isolation
JPS60113455A (ja) * 1983-11-24 1985-06-19 Hitachi Ltd 半導体集積回路装置
US4523370A (en) * 1983-12-05 1985-06-18 Ncr Corporation Process for fabricating a bipolar transistor with a thin base and an abrupt base-collector junction
DE3583183D1 (de) * 1984-05-09 1991-07-18 Toshiba Kawasaki Kk Verfahren zur herstellung eines halbleitersubstrates.
JPS61184843A (ja) * 1985-02-13 1986-08-18 Toshiba Corp 複合半導体装置とその製造方法
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
JPS6276645A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 複合半導体結晶体構造
JPH077798B2 (ja) * 1986-01-31 1995-01-30 日本電信電話株式会社 同一平面上に互いに分離しかつ複数の材料からなる島領域を有する複合基板の作製方法
US4784970A (en) * 1987-11-18 1988-11-15 Grumman Aerospace Corporation Process for making a double wafer moated signal processor

Also Published As

Publication number Publication date
DE68928087D1 (de) 1997-07-10
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