JPH01168069A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01168069A JPH01168069A JP62325537A JP32553787A JPH01168069A JP H01168069 A JPH01168069 A JP H01168069A JP 62325537 A JP62325537 A JP 62325537A JP 32553787 A JP32553787 A JP 32553787A JP H01168069 A JPH01168069 A JP H01168069A
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- JP
- Japan
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- gate
- etching
- gaas
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｇ ａ Ａ Ｓ ｓ Ｇ ａ Ａ ＩＡ ｓ
界面の電子の高速性を利用したトランジスタ（高移動度
トランジスタ、別名ＨＥＭＴと呼ばれる。以下、ＨＥＭ
Ｔと呼ぶことにする。）としての半導体装置の製造方法
に関する。
界面の電子の高速性を利用したトランジスタ（高移動度
トランジスタ、別名ＨＥＭＴと呼ばれる。以下、ＨＥＭ
Ｔと呼ぶことにする。）としての半導体装置の製造方法
に関する。
ＨＥＭＴはマイクロ波で使用できるトランジス・夕であ
り、従来のＧａＡｓＦＥＴより特性が優れ、１２ＧＨｚ
帯域の衛星放送の受信装置に採用されている。
り、従来のＧａＡｓＦＥＴより特性が優れ、１２ＧＨｚ
帯域の衛星放送の受信装置に採用されている。
第２図はそのＨＥＭＴの断面の模式図である。
１は（１００）面を持つ厚さ１５０μｍで比抵抗が１０
ｂΩｍのＧａＡｓ単結晶基板であり、その上面にエピタ
キシャル成長法により厚さｄ＝３μｍで不純物濃度Ｎ＝
ｌ Ｘ Ｉ ＱＩ４ａｍ−’のＧａＡｓ層２、ｄ＝１
０人、Ｎ＝ Ｉ Ｘ １０１４ａｍ−’のＧａＡｊｊＡ
ｓ層３、ｄ＝６００人、Ｎ −Ｉ Ｘ １０ ”ｅｌｍ
−３のＱａ／ＩｊｉＡｓ層４が夫々形成されている。そ
して表面には、／ｌのショットキ金属であるゲート電極
５、Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕのオーミ
ック金属であるソース電極６、ドレイン電極７が形成さ
れている。
ｂΩｍのＧａＡｓ単結晶基板であり、その上面にエピタ
キシャル成長法により厚さｄ＝３μｍで不純物濃度Ｎ＝
ｌ Ｘ Ｉ ＱＩ４ａｍ−’のＧａＡｓ層２、ｄ＝１
０人、Ｎ＝ Ｉ Ｘ １０１４ａｍ−’のＧａＡｊｊＡ
ｓ層３、ｄ＝６００人、Ｎ −Ｉ Ｘ １０ ”ｅｌｍ
−３のＱａ／ＩｊｉＡｓ層４が夫々形成されている。そ
して表面には、／ｌのショットキ金属であるゲート電極
５、Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕのオーミ
ック金属であるソース電極６、ドレイン電極７が形成さ
れている。
ここで、各電極の配置・構造に着目すると、３点がＨＥ
ＭＴの特性改善にかかわっている。その第１点は、ゲー
ト長（チャンネルに沿った長さであり、図ではｌＧで示
す。）であり、その１．は小さいほど動作速度の点から
望ましい。第２点はゲート・ソースの間隔（図でＩＧＳ
で示す。）であり、同様に小さい方がゲート・ソース間
の直列抵抗Ｒｓが小さくなり望ましい。第３点はゲート
抵抗ＲＧであり、これはゲート金属の断面積に反比例し
小さいほど、つまり断面積が大きいほど望ましい。
ＭＴの特性改善にかかわっている。その第１点は、ゲー
ト長（チャンネルに沿った長さであり、図ではｌＧで示
す。）であり、その１．は小さいほど動作速度の点から
望ましい。第２点はゲート・ソースの間隔（図でＩＧＳ
で示す。）であり、同様に小さい方がゲート・ソース間
の直列抵抗Ｒｓが小さくなり望ましい。第３点はゲート
抵抗ＲＧであり、これはゲート金属の断面積に反比例し
小さいほど、つまり断面積が大きいほど望ましい。
第３図に従来のＨＥＭＴの製造方法を示す。使用する半
導体は（１００）面をもつＧａＡｓ単結晶基板上にＧａ
ＡｌＡｓ １０を有する（第３図（ａ））。
導体は（１００）面をもつＧａＡｓ単結晶基板上にＧａ
ＡｌＡｓ １０を有する（第３図（ａ））。
周知のホトグラフィ法で、ソース・ド？イン間隔を１！
ｌ、とするポジ型のホトレジスト１１を形成する（第３
図（ｂ））。そして、真空蒸着法によりＡｕＧ ｅ ｓ
Ｎ ｉ 、 Ａ ｕを順次付着させてオーミック金属
層１２を形成（第３図（Ｃ）） Ｌ、、アセトンでホト
レジスト１１を溶解し熱処理を行うことで、ソース電極
１３、ドレイン電極１４（第３図（ｄ））となるオーミ
ック電極を形成する。更にホトリソグラフィ法により、
ゲート１．の開口部１５ａをソース・ドレイン電極に合
わせたポジ型のホトレジスト１５を形成する（第３図（
ｅ））。そして、真空蒸着法によりＴ ｉ ／ Ｐ ｔ
／ Ａ ｕ １６を付着（第３図（ｆ）） Ｌ、次に
アセトンでホトレジスト１５を溶解してゲート電極１７
を残す（第３図（ツ）。
ｌ、とするポジ型のホトレジスト１１を形成する（第３
図（ｂ））。そして、真空蒸着法によりＡｕＧ ｅ ｓ
Ｎ ｉ 、 Ａ ｕを順次付着させてオーミック金属
層１２を形成（第３図（Ｃ）） Ｌ、、アセトンでホト
レジスト１１を溶解し熱処理を行うことで、ソース電極
１３、ドレイン電極１４（第３図（ｄ））となるオーミ
ック電極を形成する。更にホトリソグラフィ法により、
ゲート１．の開口部１５ａをソース・ドレイン電極に合
わせたポジ型のホトレジスト１５を形成する（第３図（
ｅ））。そして、真空蒸着法によりＴ ｉ ／ Ｐ ｔ
／ Ａ ｕ １６を付着（第３図（ｆ）） Ｌ、次に
アセトンでホトレジスト１５を溶解してゲート電極１７
を残す（第３図（ツ）。
ところが、上記のような従来の製法によるＨＥＭＴでは
、前述した３点に問題がある。即ち、ゲート長ＩＧに関
しては、第３図（１１）の工程で形成したホトレジスト
１５の開口部１５ａで決まり、このゲート長ｌＧは密着
露光法によりリソグラフィー法では０．５μｍがほぼ限
度である。ソース・ゲート間隔ｌ！ｏに関しては、第３
図（ｅ）でのリソグラフィー法での作業者の目合わせ精
度によって決まり、はぼ１，０μｍが限界である。更に
ゲート抵抗ＲＧについても、ゲート電極の厚さは、蒸着
の厚さで決まり増加するためにはホトレジストの厚さを
増加し、更に開口部１５ａの垂直形状の確保が必要とな
り、０．５μｍ程度が限界である。
、前述した３点に問題がある。即ち、ゲート長ＩＧに関
しては、第３図（１１）の工程で形成したホトレジスト
１５の開口部１５ａで決まり、このゲート長ｌＧは密着
露光法によりリソグラフィー法では０．５μｍがほぼ限
度である。ソース・ゲート間隔ｌ！ｏに関しては、第３
図（ｅ）でのリソグラフィー法での作業者の目合わせ精
度によって決まり、はぼ１，０μｍが限界である。更に
ゲート抵抗ＲＧについても、ゲート電極の厚さは、蒸着
の厚さで決まり増加するためにはホトレジストの厚さを
増加し、更に開口部１５ａの垂直形状の確保が必要とな
り、０．５μｍ程度が限界である。
本発明は以上のような点に鑑みてなされたものであり、
その目的は、上記した３点を解決した半導体装置の製造
方法を提供することである。
その目的は、上記した３点を解決した半導体装置の製造
方法を提供することである。
このために本発明は、（１００）面を持つ半導体ウェハ
の最上層にＧ ａ Ａ Ｉｔ Ａ Ｓ層を有する高移動
度半導体装置の製造方法において、 上記ＧａＡｌＡｓ層の上にＧａＡｓ層を形成する工程と
、 該ＧａＡｓ層の上にゲート幅方向を半導体結晶の（０１
１）方向に持つゲートパターンの開口部をもつホトレジ
ストマスクパターンを形成する工程と、 上記ホトレジストマスクを上記ＧａＡｓ層に対し異方性
特性をもつエッチャントで上記ＧａＡｆＡｓ層に達する
まで上記ＧａＡｓ層のエツチングを行う工程と、 上記ＧａＡｓ層のエツチングされた部分に真空蒸着、リ
フトオフ等によりゲート電極となるショットキ金属を形
成する工程と、 上記ＧａＡｓ層のみをエツチングする工程と、上記ウェ
ハの垂直方向より真空蒸着法によリソース電極、ドレイ
ン電極となるオーミック金属を形成する工程と を含むようにした。
の最上層にＧ ａ Ａ Ｉｔ Ａ Ｓ層を有する高移動
度半導体装置の製造方法において、 上記ＧａＡｌＡｓ層の上にＧａＡｓ層を形成する工程と
、 該ＧａＡｓ層の上にゲート幅方向を半導体結晶の（０１
１）方向に持つゲートパターンの開口部をもつホトレジ
ストマスクパターンを形成する工程と、 上記ホトレジストマスクを上記ＧａＡｓ層に対し異方性
特性をもつエッチャントで上記ＧａＡｆＡｓ層に達する
まで上記ＧａＡｓ層のエツチングを行う工程と、 上記ＧａＡｓ層のエツチングされた部分に真空蒸着、リ
フトオフ等によりゲート電極となるショットキ金属を形
成する工程と、 上記ＧａＡｓ層のみをエツチングする工程と、上記ウェ
ハの垂直方向より真空蒸着法によリソース電極、ドレイ
ン電極となるオーミック金属を形成する工程と を含むようにした。
以下、本発明の実施例について説明する。第１図はその
一実施例の製造方法を示す図である。本実施例では、ま
ず、第３図で使用したものと同じ仕様の半導体基板（最
上層がＧａＡｊｔＡｓ層１０）の上面の上に更に、厚さ
６μｍのＧａＡｓ層２１を追加した基板を使用する（第
１図（ａ））。
一実施例の製造方法を示す図である。本実施例では、ま
ず、第３図で使用したものと同じ仕様の半導体基板（最
上層がＧａＡｊｔＡｓ層１０）の上面の上に更に、厚さ
６μｍのＧａＡｓ層２１を追加した基板を使用する（第
１図（ａ））。
次に、ゲート部分の開口径ｌ、を持ったポジ型ホトレジ
スト２２を形成する。このとき、ゲート幅方向（図の紙
面に垂直な方向）をＧａＡｓの（０１１）方向に合わせ
る（第１図（ｂ））。
スト２２を形成する。このとき、ゲート幅方向（図の紙
面に垂直な方向）をＧａＡｓの（０１１）方向に合わせ
る（第１図（ｂ））。
次に、ＧａＡｓ層２１に対しては異方性のエツチングを
行ない、Ｇａ／ｌｌＡｓ層１０に対するエツチング速度
の低い、例えばＮＨ，ＯＨ：Ｈ，０□：Ｈ２Ｏ系のエッ
チャントを使用して、ホトレジスト２２をマスクにし開
口部２２ａのエツチングをＧａＡｌＡｓ層１０に達する
まで行う（第１図（Ｃ））。
行ない、Ｇａ／ｌｌＡｓ層１０に対するエツチング速度
の低い、例えばＮＨ，ＯＨ：Ｈ，０□：Ｈ２Ｏ系のエッ
チャントを使用して、ホトレジスト２２をマスクにし開
口部２２ａのエツチングをＧａＡｌＡｓ層１０に達する
まで行う（第１図（Ｃ））。
このとき、開口部２２ａの底面の長さを１２、ＧａＡｓ
層２１の厚さをｄとすると、実験的に、１２−１＋
１．２ｄ ・・・（１）の関係を求め
ることができた。また、ＧａＡｓ層２１のエツチング角
度θは４５度となった。ここで重要なのは、ｊ２．がｌ
、よりも小さいという点である。
層２１の厚さをｄとすると、実験的に、１２−１＋
１．２ｄ ・・・（１）の関係を求め
ることができた。また、ＧａＡｓ層２１のエツチング角
度θは４５度となった。ここで重要なのは、ｊ２．がｌ
、よりも小さいという点である。
次に、真空蒸着法やリフトオフ法等により、Ｔｉ、Ｐｔ
、Ａｕのショットキ金属２３を形成しく第１図（ｄｌ）
、アセトンでホトレジスト２２を溶解しく第１図（ｅ）
）、上記エツチングでＧａＡｓ層２１を除去（第１図（
ｆ））する、そして、ウェハに垂直方向よりＡ ｕ Ｇ
ｅ ／ Ｎ ｉ ／ Ａ ｕのオーミック金属２４を
蒸着形成し、熱処理を行う（第１図（幻）。
、Ａｕのショットキ金属２３を形成しく第１図（ｄｌ）
、アセトンでホトレジスト２２を溶解しく第１図（ｅ）
）、上記エツチングでＧａＡｓ層２１を除去（第１図（
ｆ））する、そして、ウェハに垂直方向よりＡ ｕ Ｇ
ｅ ／ Ｎ ｉ ／ Ａ ｕのオーミック金属２４を
蒸着形成し、熱処理を行う（第１図（幻）。
ここで、ショットキ金属２３がＧａＡｊＩＡｓ層１０に
接している部分は、第１図（幻に示すように１、であり
、例えばｌｌ−０，７μｍｍ 、 ｄ＝ ０．３＃ｍと
すると、上記式（１）よりｌａ ＝１！ ＝ ０．３４
４ｍとなり、ホトレジスト２２の開口部２２ａよりも小
さいゲート長を実現することができる。
接している部分は、第１図（幻に示すように１、であり
、例えばｌｌ−０，７μｍｍ 、 ｄ＝ ０．３＃ｍと
すると、上記式（１）よりｌａ ＝１！ ＝ ０．３４
４ｍとなり、ホトレジスト２２の開口部２２ａよりも小
さいゲート長を実現することができる。
また、１．！は第１図（ｇ）から分かるように、Ｇａ・
Ａｓ層２１の厚みｄより小さい値となり、本例の場合は
０．２５μｍと大幅に減少できた。
Ａｓ層２１の厚みｄより小さい値となり、本例の場合は
０．２５μｍと大幅に減少できた。
また、ゲート電極は、両端の斜面部分の追加、更にオー
ミック金属の追加により断面積を増加し、ＲＧを低下さ
せることができる。
ミック金属の追加により断面積を増加し、ＲＧを低下さ
せることができる。
以上のように本発明によれば、前述した３点を満足する
ことができ、また第３図で説明した従来法に比較してホ
トリソグラフィーの工程を一つ減らすことも可能なる。
ことができ、また第３図で説明した従来法に比較してホ
トリソグラフィーの工程を一つ減らすことも可能なる。
よって、ＨＥＭＴの性能向上や低価格化に極めて有効で
ある。
ある。
第１図は本発明の半導体製造装置の製造方法の一実施例
の工程の説明図、第２図は一般的なＨＥＭＴの構造の模
式図、第３図は従来のＨＥＭＴ製造工程の説明図である
。 １・・・高抵抗ＧａＡｓ基板、２・・・高抵抗ＧａＡｓ
層、３・・・高抵抗ＧａＡｌＡｓ層、４・・・低抵抗Ｇ
ａＡＡＡｓ層、５・・・ゲート金属、６・・・ソース金
属、７・・・ドレイン金属、 １０・・・ＧａＡｌ１Ａｓ層、１１・・・ホトレジスト
、１２・・・オーミック金属、１３・・・ソース金属、
１４・・・ドレイン金属、１５・・・ホトレジスト、１
６・・・ショットキ金属、１７・・・ゲート金属、２１
・・・ＧａＡｓ層、２２・・・ホトレジスト、２２ａ・
・・開口部、２３・・・ショットキ金属、２４・・・オ
ーミック金属。 代理人 弁理士 長 尾 常 明 ｌＺ５ Ｌ４ 第３図
の工程の説明図、第２図は一般的なＨＥＭＴの構造の模
式図、第３図は従来のＨＥＭＴ製造工程の説明図である
。 １・・・高抵抗ＧａＡｓ基板、２・・・高抵抗ＧａＡｓ
層、３・・・高抵抗ＧａＡｌＡｓ層、４・・・低抵抗Ｇ
ａＡＡＡｓ層、５・・・ゲート金属、６・・・ソース金
属、７・・・ドレイン金属、 １０・・・ＧａＡｌ１Ａｓ層、１１・・・ホトレジスト
、１２・・・オーミック金属、１３・・・ソース金属、
１４・・・ドレイン金属、１５・・・ホトレジスト、１
６・・・ショットキ金属、１７・・・ゲート金属、２１
・・・ＧａＡｓ層、２２・・・ホトレジスト、２２ａ・
・・開口部、２３・・・ショットキ金属、２４・・・オ
ーミック金属。 代理人 弁理士 長 尾 常 明 ｌＺ５ Ｌ４ 第３図
Claims (1)
- （１）、（１００）面を持つ半導体ウェハの最上層にＧ
ａＡｌＡｓ層を有する高移動度半導体装置の製造方法に
おいて、 上記ＧａＡｌＡｓ層の上にＧａＡｓ層を形成する工程と
、 該ＧａＡｓ層の上にゲート幅方向を半導体結晶の（０＠
１＠１）方向に持つゲートパターンの開口部をもつホト
レジストマスクパターンを形成する工程と、 上記ホトレジストマスクを上記ＧａＡｓ層に対し異方性
特性をもつエッチャントで上記ＧａＡｌＡｓ層に達する
まで上記ＧａＡｓ層のエッチングを行う工程と、 上記ＧａＡｓ層のエッチングされた部分に真空蒸着、リ
フトオフ等によりゲート電極となるショットキ金属を形
成する工程と、 上記ＧａＡｓ層のみをエッチングする工程と、上記ウェ
ハの垂直方向より真空蒸着法によリソース電極、ドレイ
ン電極となるオーミック金属を形成する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325537A JPH01168069A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325537A JPH01168069A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01168069A true JPH01168069A (ja) | 1989-07-03 |
Family
ID=18177986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325537A Pending JPH01168069A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01168069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319243A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electron Corp | 電界効果トランジスタの製造方法 |
| JPH05136175A (ja) * | 1991-11-14 | 1993-06-01 | Nec Corp | 電界効果型トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274675A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
-
1987
- 1987-12-24 JP JP62325537A patent/JPH01168069A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274675A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319243A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electron Corp | 電界効果トランジスタの製造方法 |
| JPH05136175A (ja) * | 1991-11-14 | 1993-06-01 | Nec Corp | 電界効果型トランジスタの製造方法 |
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