JPH02266535A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH02266535A JPH02266535A JP8843289A JP8843289A JPH02266535A JP H02266535 A JPH02266535 A JP H02266535A JP 8843289 A JP8843289 A JP 8843289A JP 8843289 A JP8843289 A JP 8843289A JP H02266535 A JPH02266535 A JP H02266535A
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- gate electrode
- resist layer
- layer
- opening
- resist
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果型半導体装置の製造方法に関し、特
に、いわゆる１字型ゲート構造を有する電界効果型半導
体装置の製造に適用して好適なものである。
に、いわゆる１字型ゲート構造を有する電界効果型半導
体装置の製造に適用して好適なものである。
本発明は、電界効果型半導体装置の製造方法において、
半導体基体上に開口部を有する第１のレジスト層を形成
し、上記第１のレジスト層上に導体膜を形成し、上記開
口部よりも面積が大きく、かつ少なくともその一部が上
記第１の開口部と重なる第２のレジスト層を上記導体膜
上に形成し、上記第２のレジスト層をマスクとして上記
導体膜をエツチングすることによって、１字型ゲート構
造を有する低雑音の電界効果型半導体装置を簡単な製造
プロセスで容易に製造することができるようにしたもの
である。
半導体基体上に開口部を有する第１のレジスト層を形成
し、上記第１のレジスト層上に導体膜を形成し、上記開
口部よりも面積が大きく、かつ少なくともその一部が上
記第１の開口部と重なる第２のレジスト層を上記導体膜
上に形成し、上記第２のレジスト層をマスクとして上記
導体膜をエツチングすることによって、１字型ゲート構
造を有する低雑音の電界効果型半導体装置を簡単な製造
プロセスで容易に製造することができるようにしたもの
である。
高周波増幅用のトランジスタとしては、ヒ化ガリウム（
ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）や
高電子移動度トランジスタ（Ｈｉｇｈ ＥＩｅｃｔｒｏ
ｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ 、
ＨＥＭＴ）が用いられている。これらのＧａＡｓ Ｆ
Ｅ Ｔ及びＨＥＭＴの低雑音化のためには、 ■ゲート長（Ｌ９）の短縮化 ■ゲート抵抗（Ｒ，”）の低減 などが必要である。このためには、ゲート電極の断面形
状をＴ字型にすることが有効である。
ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）や
高電子移動度トランジスタ（Ｈｉｇｈ ＥＩｅｃｔｒｏ
ｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ 、
ＨＥＭＴ）が用いられている。これらのＧａＡｓ Ｆ
Ｅ Ｔ及びＨＥＭＴの低雑音化のためには、 ■ゲート長（Ｌ９）の短縮化 ■ゲート抵抗（Ｒ，”）の低減 などが必要である。このためには、ゲート電極の断面形
状をＴ字型にすることが有効である。
第３図は従来の１字型ゲート構造のＨＥＭＴの一例を示
す。この第３図に示す１字型ゲート構造のＨＥＭＴは次
のようにして製造される。すなわち、第３図に示すよう
に、まず半絶縁性ＧａＡｓ基板１０１上にアンドープＧ
ａＡｓ層１０２、ｎ型ＡｌＧａＡｓ層１０３及びキャッ
プ層を構成するｎ型ＧａＡｓ層１０４を順次形成した後
、ソース電極１０５及びドレイン電極１０６を形成する
０次に、例えばリフトオフ法により、後述の１字型ゲー
ト電極１１０の下部を構成する所定形状の金属膜１０７
をｎ型ＧａＡｓ層１０４上に形成する。次に、全面に絶
縁膜１０８を形成した後、エツチングによりこの絶縁膜
１０８に開口１０８ａを形成してこの開口１０８ａの部
分に金属膜１０７の上部を露出させる。
す。この第３図に示す１字型ゲート構造のＨＥＭＴは次
のようにして製造される。すなわち、第３図に示すよう
に、まず半絶縁性ＧａＡｓ基板１０１上にアンドープＧ
ａＡｓ層１０２、ｎ型ＡｌＧａＡｓ層１０３及びキャッ
プ層を構成するｎ型ＧａＡｓ層１０４を順次形成した後
、ソース電極１０５及びドレイン電極１０６を形成する
０次に、例えばリフトオフ法により、後述の１字型ゲー
ト電極１１０の下部を構成する所定形状の金属膜１０７
をｎ型ＧａＡｓ層１０４上に形成する。次に、全面に絶
縁膜１０８を形成した後、エツチングによりこの絶縁膜
１０８に開口１０８ａを形成してこの開口１０８ａの部
分に金属膜１０７の上部を露出させる。
次に、例えばリフトオフ法により、上記金属膜１０７の
上に後述の１字型ゲート電極１１０の上部（ひさし部）
を構成する所定形状の金属膜１０９を形成する。これら
の金属膜１０７．１０９によりＴ字型のゲート電極１１
０が構成される。このようにして、目的とする１字型ゲ
ート構造のＨＥＭＴが完成される。
上に後述の１字型ゲート電極１１０の上部（ひさし部）
を構成する所定形状の金属膜１０９を形成する。これら
の金属膜１０７．１０９によりＴ字型のゲート電極１１
０が構成される。このようにして、目的とする１字型ゲ
ート構造のＨＥＭＴが完成される。
なお、特開昭６３−１５４７５号公報には、１字型ゲー
ト構造のＧａＡｓＦＥＴの製造方法として、次のような
方法が提案されている。すなわち、半導体基板にリセス
（ｒｅｃｅｓｓ）を形成するために用いた電子ビーム露
光用のレジスト層上に電子ビーム露光用の第１のレジス
ト層及びこの第１のレジスト層よりも高感度の第２のレ
ジスト層を重ねて塗布し、まずこれらの第１及び第２の
レジスト層をゲート長相当のパターンが形成されるよう
に電子ビームにより露光し、次にＴ字型に拡大する寸法
相当のパターンの露光を行う。次に、これらの第１及び
第２のレジスト層を現像することによりこれらの第１及
び第２のレジスト層にＴ字型の断面形状を有する開口を
形成した後、ゲート電極形成用の金属膜を全面に形成す
る。この後、第１及び第２のレジスト層をその上に形成
された金属膜とともに除去する。これによって、Ｔ字型
のゲート電極が形成される。
ト構造のＧａＡｓＦＥＴの製造方法として、次のような
方法が提案されている。すなわち、半導体基板にリセス
（ｒｅｃｅｓｓ）を形成するために用いた電子ビーム露
光用のレジスト層上に電子ビーム露光用の第１のレジス
ト層及びこの第１のレジスト層よりも高感度の第２のレ
ジスト層を重ねて塗布し、まずこれらの第１及び第２の
レジスト層をゲート長相当のパターンが形成されるよう
に電子ビームにより露光し、次にＴ字型に拡大する寸法
相当のパターンの露光を行う。次に、これらの第１及び
第２のレジスト層を現像することによりこれらの第１及
び第２のレジスト層にＴ字型の断面形状を有する開口を
形成した後、ゲート電極形成用の金属膜を全面に形成す
る。この後、第１及び第２のレジスト層をその上に形成
された金属膜とともに除去する。これによって、Ｔ字型
のゲート電極が形成される。
上述の第３図に示す従来の１字型ゲート構造のＨＥＭＴ
は次のような多くの問題を有する。すなわち、第１に、
１字型ゲート電極１１０を形成するためには、この１字
型ゲート電極１１０の下部を構成する金属膜１０７を形
成した後、この金属膜１０７の上に１字型ゲート電極１
１０の上部を構成する金属膜１０９を別に形成する必要
があるので、１字型ゲート電極１１０の形成に要するプ
ロセスが複雑であり、また絶縁膜１０８に開口１０８ａ
を形成するためのエツチングの条件の制御も難しい、第
２に、ゲート電極１１０の周囲は絶縁膜１０８により完
全に覆われているので、ゲート・ソース間の容量が大き
くなり、これは低雑音化を図る上で不利な要素となる。
は次のような多くの問題を有する。すなわち、第１に、
１字型ゲート電極１１０を形成するためには、この１字
型ゲート電極１１０の下部を構成する金属膜１０７を形
成した後、この金属膜１０７の上に１字型ゲート電極１
１０の上部を構成する金属膜１０９を別に形成する必要
があるので、１字型ゲート電極１１０の形成に要するプ
ロセスが複雑であり、また絶縁膜１０８に開口１０８ａ
を形成するためのエツチングの条件の制御も難しい、第
２に、ゲート電極１１０の周囲は絶縁膜１０８により完
全に覆われているので、ゲート・ソース間の容量が大き
くなり、これは低雑音化を図る上で不利な要素となる。
第３に、ゲート電極１１０を構成する金属膜１０７，１
０９をリフトオフ法により形成する際には、リフトオフ
性を良くするために、電子ビーム露光用のレジスト層を
厚く塗布する必要があるが、レジスト層が厚くなると電
子ビームにより露光を行ったときのレジスト層中での電
子の散乱が多くなる結果、レジストパターンの寸法や形
状の制御が難しく、再現性に乏しい。
０９をリフトオフ法により形成する際には、リフトオフ
性を良くするために、電子ビーム露光用のレジスト層を
厚く塗布する必要があるが、レジスト層が厚くなると電
子ビームにより露光を行ったときのレジスト層中での電
子の散乱が多くなる結果、レジストパターンの寸法や形
状の制御が難しく、再現性に乏しい。
従って本発明の目的は、１字型ゲート構造を有する低雑
音の電界効果型半導体装置を簡単な製造プロセスで容易
に製造することができる電界効果型半導体装置の製造方
法を提供することにある。
音の電界効果型半導体装置を簡単な製造プロセスで容易
に製造することができる電界効果型半導体装置の製造方
法を提供することにある。
上記目的を達成するために、本発明は、電界効果型半導
体装置の製造方法において、半導体基体（１，２，３，
４）上に開口部（７ａ）を有する第１のレジスト層（７
）を形成し、第１のレジスト層（７）上に導体膜（１０
）を形成し、開口部（７ａ）よりも面積が大きく、かつ
少なくともその一部が第１の開口部（７ａ）と重なる第
２のしシスト１ｉ（１１）を導体膜（１０）上に形成し
、第２のレジスト層（１１）をマスクとして導体膜（１
０）をエツチングするようにしている。
体装置の製造方法において、半導体基体（１，２，３，
４）上に開口部（７ａ）を有する第１のレジスト層（７
）を形成し、第１のレジスト層（７）上に導体膜（１０
）を形成し、開口部（７ａ）よりも面積が大きく、かつ
少なくともその一部が第１の開口部（７ａ）と重なる第
２のしシスト１ｉ（１１）を導体膜（１０）上に形成し
、第２のレジスト層（１１）をマスクとして導体膜（１
０）をエツチングするようにしている。
開口部（７ａ）を有する第１のレジストＮ（７）上に例
えば蒸着法などの方法により導体膜（１０）を形成する
と、この導体膜（１０）の一部はこの開口部（７ａ）の
内部における半導体基体（１゜２．３．４）の上にほぼ
この開口部（７ａ）と等しい幅で接触して形成される。
えば蒸着法などの方法により導体膜（１０）を形成する
と、この導体膜（１０）の一部はこの開口部（７ａ）の
内部における半導体基体（１゜２．３．４）の上にほぼ
この開口部（７ａ）と等しい幅で接触して形成される。
この導体膜（１０）と半導体基体（１，２，３，４）と
の接触部の幅によりゲート長り、が決定される。
の接触部の幅によりゲート長り、が決定される。
次に、開口部（７ａ）よりも面積が大きく、かつ少なく
ともその一部が第１の開口部（７ａ）と重なる第２のレ
ジスト層（１１）を導体膜（１０）上に形成し、この第
２のレジスト層（１１）をマスクとして導体膜（１０）
をエツチングすることにより、その上部の面積が開口部
（７ａ）の内部にある下部の面積よりも大きいＴ字型の
ゲート電極（１２）が形成される。そして、このＴ字型
のゲート電極（１２）により、低雑音の電界効果型半導
体装置を得ることができる。
ともその一部が第１の開口部（７ａ）と重なる第２のレ
ジスト層（１１）を導体膜（１０）上に形成し、この第
２のレジスト層（１１）をマスクとして導体膜（１０）
をエツチングすることにより、その上部の面積が開口部
（７ａ）の内部にある下部の面積よりも大きいＴ字型の
ゲート電極（１２）が形成される。そして、このＴ字型
のゲート電極（１２）により、低雑音の電界効果型半導
体装置を得ることができる。
以上のように、上記した手段によれば、−回のエツチン
グによりＴ字型のゲート電極（１２）を形成することが
できるので、この、Ｔ字型のゲート電極（１２）の上部
及び下部を別々に形成する従来の方法に比べて製造プロ
セスが簡単であり、しかも製造も容易である。また、ゲ
ート電極（１２）を保護するための絶縁膜（１３）は、
このＴ字型のゲート電極（１２）を形成した後に形成す
ることができるので、このＴ字型のゲート電極（１２）
の下部の周囲に絶縁膜（１３）が形成されないようにす
ることができる。従って、ゲートとソース・ドレインと
の間の容量を小さくすることができ、−層の低雑音化を
図ることができる。さらに、このＴ字型のゲート電極（
工２）を形成するためには従来のようにリフトオフ法を
用いる必要がないので、このリフトオフのためにレジス
ト層を厚く塗布する必要がなく、従ってレジスト層中で
の電子の散乱に起因する、すでに述べたような問題は生
じない。
グによりＴ字型のゲート電極（１２）を形成することが
できるので、この、Ｔ字型のゲート電極（１２）の上部
及び下部を別々に形成する従来の方法に比べて製造プロ
セスが簡単であり、しかも製造も容易である。また、ゲ
ート電極（１２）を保護するための絶縁膜（１３）は、
このＴ字型のゲート電極（１２）を形成した後に形成す
ることができるので、このＴ字型のゲート電極（１２）
の下部の周囲に絶縁膜（１３）が形成されないようにす
ることができる。従って、ゲートとソース・ドレインと
の間の容量を小さくすることができ、−層の低雑音化を
図ることができる。さらに、このＴ字型のゲート電極（
工２）を形成するためには従来のようにリフトオフ法を
用いる必要がないので、このリフトオフのためにレジス
ト層を厚く塗布する必要がなく、従ってレジスト層中で
の電子の散乱に起因する、すでに述べたような問題は生
じない。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、１字型ゲート構造を有するｎ型
ＡｌＧａＡｓ ／ ＧａＡｓ ＨＥ Ｍ Ｔの製造に本
発明を適用した実施例である。
明する。この実施例は、１字型ゲート構造を有するｎ型
ＡｌＧａＡｓ ／ ＧａＡｓ ＨＥ Ｍ Ｔの製造に本
発明を適用した実施例である。
この実施例においては、第１図Ａに示すように、まず半
絶縁性ＧａＡｓ基板１上に例えば分子線エピタキシー（
ＭＢＥ）法や有機金属化学気相成長（ＭＯＣＶＤ）法に
よりアンドープＧａＡｓ層２、例えばシリコン（Ｓｔ）
をドープしたｎ型ＡｌＧａＡｓ層（例えば、ｎ型ＡＩ６
，３ Ｇａ６．ｙ Ａｓ層）３及びキ＋７１層を構成す
るｎ型ＧａＡｓ層４を順次成長させる。ここで、アンド
ープＧａＡｓ層２によりチャネル層が構成され、ｎ型Ａ
ｌＧａＡｓ層３により電子供給層が構成される。
絶縁性ＧａＡｓ基板１上に例えば分子線エピタキシー（
ＭＢＥ）法や有機金属化学気相成長（ＭＯＣＶＤ）法に
よりアンドープＧａＡｓ層２、例えばシリコン（Ｓｔ）
をドープしたｎ型ＡｌＧａＡｓ層（例えば、ｎ型ＡＩ６
，３ Ｇａ６．ｙ Ａｓ層）３及びキ＋７１層を構成す
るｎ型ＧａＡｓ層４を順次成長させる。ここで、アンド
ープＧａＡｓ層２によりチャネル層が構成され、ｎ型Ａ
ｌＧａＡｓ層３により電子供給層が構成される。
次に、ｎ型ＧａＡｓ層４上に例えば蒸着法によりオーミ
ック金属膜を形成し、このオーミック金属膜を所定形状
にパターンニングした後、熱処理を行うことによりこの
オーミック金属膜とｎ型ＧａＡｓ層４、ｎ型＾ｌＧａＡ
ｓ１ｉ３及びアンドープＧａＡｓ１ｉ２とを合金化させ
てソース電極５及びドレインを極６を形成する０次に、
全面に例えば厚さが２０００人程度０薄い電子ビーム露
光用のポジ型のレジスト層７を塗布した後、このレジス
）ＪＷ７のうちの後述のゲート電極１２の下部に対応す
る部分を電子ビーム８により露光する。第１図Ａの破線
で囲まれた部分がこの露光部分を示す。
ック金属膜を形成し、このオーミック金属膜を所定形状
にパターンニングした後、熱処理を行うことによりこの
オーミック金属膜とｎ型ＧａＡｓ層４、ｎ型＾ｌＧａＡ
ｓ１ｉ３及びアンドープＧａＡｓ１ｉ２とを合金化させ
てソース電極５及びドレインを極６を形成する０次に、
全面に例えば厚さが２０００人程度０薄い電子ビーム露
光用のポジ型のレジスト層７を塗布した後、このレジス
）ＪＷ７のうちの後述のゲート電極１２の下部に対応す
る部分を電子ビーム８により露光する。第１図Ａの破線
で囲まれた部分がこの露光部分を示す。
次に、レジスト層７を現像する。これによって、第１図
Ｂに示すように、このレジストＮ７に逆テーバ状の開ロ
アａが形成される。そこで、次にこの間ロアａを有する
レジスト層７をマスクとしてｎ型ＧａＡｓ層４をエツチ
ングすることにより、例えば逆台形状の断面形状を有す
るリセス９を形成する。
Ｂに示すように、このレジストＮ７に逆テーバ状の開ロ
アａが形成される。そこで、次にこの間ロアａを有する
レジスト層７をマスクとしてｎ型ＧａＡｓ層４をエツチ
ングすることにより、例えば逆台形状の断面形状を有す
るリセス９を形成する。
次に第１図Ｃに示すように、例えば蒸着法により全面に
ゲート電極形成用の金属膜ＩＯを形成する。この金属膜
１０としては、具体的には例えばアルミニウム（ＡＩ）
膜を用いることができる。この場合、この金属膜１０の
一部は、レジスト層７の開ロアａを通じてこの開ロアａ
の最小幅とほぼ同一幅でｎ型ＧａＡｓ層４と接触して形
成される。この金属膜１０とｎ型ＧａＡｓ層４との接触
部の幅によりゲート長り、が決定されるにの金属膜１０
とｎ型ＧａＡｓＮ４との接触部の幅、すなわちゲート長
し、は、具体的には例えば０．３ａｍ程度もしくはそれ
以下に小さくすることができる。
ゲート電極形成用の金属膜ＩＯを形成する。この金属膜
１０としては、具体的には例えばアルミニウム（ＡＩ）
膜を用いることができる。この場合、この金属膜１０の
一部は、レジスト層７の開ロアａを通じてこの開ロアａ
の最小幅とほぼ同一幅でｎ型ＧａＡｓ層４と接触して形
成される。この金属膜１０とｎ型ＧａＡｓ層４との接触
部の幅によりゲート長り、が決定されるにの金属膜１０
とｎ型ＧａＡｓＮ４との接触部の幅、すなわちゲート長
し、は、具体的には例えば０．３ａｍ程度もしくはそれ
以下に小さくすることができる。
次に第り図りに示すように、金属Ｉｆ！１０の全面に例
えば薄い電子ビーム露光用のポジ型の電子線レジスト層
１１を塗布した後、このレジストＮ１１を後述のゲート
電極１２を平面的に見た場合の輪郭とほぼ同一の形状に
電子ビーム８により露光する。第１図りの破線で囲まれ
た部分がこの露光部分を示す。
えば薄い電子ビーム露光用のポジ型の電子線レジスト層
１１を塗布した後、このレジストＮ１１を後述のゲート
電極１２を平面的に見た場合の輪郭とほぼ同一の形状に
電子ビーム８により露光する。第１図りの破線で囲まれ
た部分がこの露光部分を示す。
次に、このレジスト層１１を現像する。これによって、
第１図已に示すように、例えば所定幅の溝状で全体とし
て矩形の平面形状を有する開口１１ａを形成する。
第１図已に示すように、例えば所定幅の溝状で全体とし
て矩形の平面形状を有する開口１１ａを形成する。
次に、この開口１１ａを有するレジストＮｌｌをマスク
として金属膜１０を例えばウェットエツチング法により
エツチングする。これによって、第１図Ｆに示すように
、この金属Ｍ１０のうちの開口１１ａに対応する部分が
エツチングされてＴ字型のゲート電極１２が形成される
。
として金属膜１０を例えばウェットエツチング法により
エツチングする。これによって、第１図Ｆに示すように
、この金属Ｍ１０のうちの開口１１ａに対応する部分が
エツチングされてＴ字型のゲート電極１２が形成される
。
次に、レジスト層１１を剥離した後、不要な金属膜１０
をエツチング除去する。この後、第１図Ｇに示すように
、例えばＣＶＤ法により全面に例えば窒化シリコン（Ｓ
ｉ３ Ｎａ ）膜のような絶縁膜１３を形成する。この
絶縁膜１３によってゲート電極１２が保護される。ここ
で、このゲート電極１２の下部の周囲にはこの絶縁膜１
３が入り込まないようにすることができる。
をエツチング除去する。この後、第１図Ｇに示すように
、例えばＣＶＤ法により全面に例えば窒化シリコン（Ｓ
ｉ３ Ｎａ ）膜のような絶縁膜１３を形成する。この
絶縁膜１３によってゲート電極１２が保護される。ここ
で、このゲート電極１２の下部の周囲にはこの絶縁膜１
３が入り込まないようにすることができる。
このようにして製造された第１図Ｇに示すＨＥＭＴにお
いては、アンドープＧａＡｓ層２とｎ型Ａ ｌＧａＡｓ
層３との界面の近傍におけるこのアンドープＧａＡｓ１
ｉＺ中に二次元電子ガス（２ＤＥＣ）１４が形成され、
この２ＤＥＧＩ４がチャネルとなる。
いては、アンドープＧａＡｓ層２とｎ型Ａ ｌＧａＡｓ
層３との界面の近傍におけるこのアンドープＧａＡｓ１
ｉＺ中に二次元電子ガス（２ＤＥＣ）１４が形成され、
この２ＤＥＧＩ４がチャネルとなる。
以上のように、この実施例によれば、開ロアａを有する
一層目のレジスト層７の全面に金属膜１Ｏを形成し、こ
の金属膜ｌｏの上に二層目のレジスト層１１を形成し、
このレジスト層１１にＴ字型ゲート電極１２の上部とほ
ぼ同一の平面形状を有する部分が形成されるように開口
１１ａを形成した後、このレジストｊｉｆｌｌをマスク
として金属膜１０をエツチングしているので、−回のエ
ツチングによりＴ字型ゲート電極１２を形成することが
できる。このため、Ｔ字型ゲート電極１２を形成するた
めのプロセスが簡単であり、従ってＨＥＭＴの製造プロ
セスの簡略化を図ることができる。
一層目のレジスト層７の全面に金属膜１Ｏを形成し、こ
の金属膜ｌｏの上に二層目のレジスト層１１を形成し、
このレジスト層１１にＴ字型ゲート電極１２の上部とほ
ぼ同一の平面形状を有する部分が形成されるように開口
１１ａを形成した後、このレジストｊｉｆｌｌをマスク
として金属膜１０をエツチングしているので、−回のエ
ツチングによりＴ字型ゲート電極１２を形成することが
できる。このため、Ｔ字型ゲート電極１２を形成するた
めのプロセスが簡単であり、従ってＨＥＭＴの製造プロ
セスの簡略化を図ることができる。
また、Ｔ字型ゲート電極１２をリフトオフ法により形成
する従来の方法に比べて、電子ビーム露光用のレジスト
Ｎ７，１１の厚さを小さくすることができるので、これ
らのレジスト層７．１１中での電子の散乱を少なくする
ことができ、このため合わせ精度の高い電子ビーム８に
よる露光によりレジストパターンの寸法や形状の制御が
容易であり、再現性も良い。しかも、電子ビーム８の最
適照射量も少なくて済み、量産性に優れている。以上に
より、Ｔ字型ゲート構造を有する低雑音のＨＥＭＴを製
造することができる。
する従来の方法に比べて、電子ビーム露光用のレジスト
Ｎ７，１１の厚さを小さくすることができるので、これ
らのレジスト層７．１１中での電子の散乱を少なくする
ことができ、このため合わせ精度の高い電子ビーム８に
よる露光によりレジストパターンの寸法や形状の制御が
容易であり、再現性も良い。しかも、電子ビーム８の最
適照射量も少なくて済み、量産性に優れている。以上に
より、Ｔ字型ゲート構造を有する低雑音のＨＥＭＴを製
造することができる。
また、第１図Ｇに示すように、上述の実施例によるＨＢ
ＭＴにおいては、Ｔ字型ゲート電極１２の下部の周囲に
絶縁膜１３が入り込まないので、第３図に示す従来のＨ
ＥＭＴに比べてゲート・ソース間の容量を低減すること
ができ、これによってより一層の低雑音化を図ることが
できる。
ＭＴにおいては、Ｔ字型ゲート電極１２の下部の周囲に
絶縁膜１３が入り込まないので、第３図に示す従来のＨ
ＥＭＴに比べてゲート・ソース間の容量を低減すること
ができ、これによってより一層の低雑音化を図ることが
できる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、金属膜１０上に電子
ビーム露光用のポジ型のレジスト層１１を形成し、この
レジスト７１１１に開口１１ａを形成した後にこのレジ
スト層１１をマスクとして金属膜１０をエツチングする
ことによりＴ字型ゲート電極１２を形成しているが、例
えば第２図に示すように、形成すべきＴ字型ゲート電極
１２とほぼ同一形状を有する電子ビーム露光用のネガ型
のレジスト層１５を金属膜１０上に形成し、このしシス
ト層１５をマスクとして金属膜１０をエツチングするこ
とにより第１図Ｇに示すと同様な１字型ゲート電極１２
を形成することも可能である。
ビーム露光用のポジ型のレジスト層１１を形成し、この
レジスト７１１１に開口１１ａを形成した後にこのレジ
スト層１１をマスクとして金属膜１０をエツチングする
ことによりＴ字型ゲート電極１２を形成しているが、例
えば第２図に示すように、形成すべきＴ字型ゲート電極
１２とほぼ同一形状を有する電子ビーム露光用のネガ型
のレジスト層１５を金属膜１０上に形成し、このしシス
ト層１５をマスクとして金属膜１０をエツチングするこ
とにより第１図Ｇに示すと同様な１字型ゲート電極１２
を形成することも可能である。
また、上述の実施例においては、ゲート電極１２はその
中心に関して対称に形成されているが、このゲート電極
１２の上部（ひさし部）を例えばソース電極５側または
ドレイン電極６側にオフセットさせることも可能である
。例えば、第１図Ｇにおいて一点鎖線で示すように、ゲ
ート電極工２の上部をドレイン電極６側にオフセットさ
せることが可能である。このゲート電極工２を形成する
ためのパターンニングは容易に行うことができることか
ら、このようにゲート電極１２の上部をオフセットさせ
て形成することは容易である。さらに、上述の実施例に
おいては、電子ビーム露光用のポジ型のレジスト］’！
！７．１１を用い、これらのレジスト層７，１１を電子
ビーム８により露光しているが、これらのレジスト層７
．１１の代わりに例えばポジ型のフォトレジスト層を用
い、このフォトレジスト層を光により露光することも可
能である。
中心に関して対称に形成されているが、このゲート電極
１２の上部（ひさし部）を例えばソース電極５側または
ドレイン電極６側にオフセットさせることも可能である
。例えば、第１図Ｇにおいて一点鎖線で示すように、ゲ
ート電極工２の上部をドレイン電極６側にオフセットさ
せることが可能である。このゲート電極工２を形成する
ためのパターンニングは容易に行うことができることか
ら、このようにゲート電極１２の上部をオフセットさせ
て形成することは容易である。さらに、上述の実施例に
おいては、電子ビーム露光用のポジ型のレジスト］’！
！７．１１を用い、これらのレジスト層７，１１を電子
ビーム８により露光しているが、これらのレジスト層７
．１１の代わりに例えばポジ型のフォトレジスト層を用
い、このフォトレジスト層を光により露光することも可
能である。
また、上述の実施例のＨＥＭＴはいわゆる順（または正
）ＨＥＭＴであるが、本発明は、アンドープＧａＡｓ層
２とｎ型ＡｌＧａＡｓ層３との積層順序が第１図Ｇと逆
である、いわゆる逆ｆ（ＥＭＴの製造に適用することも
可能である。さらに、本発明は、上述の実施例のように
ｎ型Ａ ｌＧａＡｓ ／ ＧａＡｓ ＨＥ Ｍ Ｔばか
りでなく、例えばｎ型１ｎＧａ Ｐ ／ ＧａＡｓ Ｈ
Ｅ Ｍ Ｔのような各種の半導体へテロ接合を用いたＨ
ＥＭＴの製造に適用することが可能である。さらにまた
、上述の実施例においては、本発明をＨＥＭＴの製造に
適用した場合について説明したが、本発明は、ＨＥＭＴ
以外の電界効果型半導体装置、例えばＧａＡｓＦＥＴの
製造に適用することも可能である。
）ＨＥＭＴであるが、本発明は、アンドープＧａＡｓ層
２とｎ型ＡｌＧａＡｓ層３との積層順序が第１図Ｇと逆
である、いわゆる逆ｆ（ＥＭＴの製造に適用することも
可能である。さらに、本発明は、上述の実施例のように
ｎ型Ａ ｌＧａＡｓ ／ ＧａＡｓ ＨＥ Ｍ Ｔばか
りでなく、例えばｎ型１ｎＧａ Ｐ ／ ＧａＡｓ Ｈ
Ｅ Ｍ Ｔのような各種の半導体へテロ接合を用いたＨ
ＥＭＴの製造に適用することが可能である。さらにまた
、上述の実施例においては、本発明をＨＥＭＴの製造に
適用した場合について説明したが、本発明は、ＨＥＭＴ
以外の電界効果型半導体装置、例えばＧａＡｓＦＥＴの
製造に適用することも可能である。
本発明は、以上説明したように構成されているので、１
字型ゲート構造を有する低雑音の電界効果型半導体装置
を簡単な製造プロセスで容易に製造することができる。
字型ゲート構造を有する低雑音の電界効果型半導体装置
を簡単な製造プロセスで容易に製造することができる。
第１図Ａ〜第１図Ｇは本発明の一実施例による１字型ゲ
ート構造を有するｎ型ＡｌＧａＡｓ／ ＧａＡｓ ＨＥ
ＭＴの製造方法を工程順に説明するための断面図、第２
図は本発明の詳細な説明するための断面図、第３図は従
来の１字型ゲート構造を有するｎ型＾１ＧａＡｓ ／
ＧａＡｓ ＨＥ Ｍ Ｔの製造方法を説明するだめの断
面図である。 １０ちａ 図面における主要な符号の説明 ｌ：半絶縁性ＧａＡｓ基板、 ２：アンドープＧａＡ
ｓ層、 ３：ｎ型ＡｌＧａＡｓ層、 ５：ソース電
極、６：ドレイン電極、 ７．１１ニレジスト層、８
：電子ビーム、 ９：リセス、 １０：金属膜、１２
：ゲート電極、 １３：絶縁膜、 １４二２ＤＥＧ
。 従 来イ５’１ 第３図 第１図Ａ 第１図Ｂ −４’ｘ例 第１図り 第１図Ｇ 第２図
ート構造を有するｎ型ＡｌＧａＡｓ／ ＧａＡｓ ＨＥ
ＭＴの製造方法を工程順に説明するための断面図、第２
図は本発明の詳細な説明するための断面図、第３図は従
来の１字型ゲート構造を有するｎ型＾１ＧａＡｓ ／
ＧａＡｓ ＨＥ Ｍ Ｔの製造方法を説明するだめの断
面図である。 １０ちａ 図面における主要な符号の説明 ｌ：半絶縁性ＧａＡｓ基板、 ２：アンドープＧａＡ
ｓ層、 ３：ｎ型ＡｌＧａＡｓ層、 ５：ソース電
極、６：ドレイン電極、 ７．１１ニレジスト層、８
：電子ビーム、 ９：リセス、 １０：金属膜、１２
：ゲート電極、 １３：絶縁膜、 １４二２ＤＥＧ
。 従 来イ５’１ 第３図 第１図Ａ 第１図Ｂ −４’ｘ例 第１図り 第１図Ｇ 第２図
Claims (1)
- 【特許請求の範囲】 半導体基体上に開口部を有する第１のレジスト層を形成
し、 上記第１のレジスト層上に導体膜を形成し、上記開口部
よりも面積が大きく、かつ少なくともその一部が上記第
１の開口部と重なる第２のレジスト層を上記導体膜上に
形成し、 上記第２のレジスト層をマスクとして上記導体膜をエッ
チングするようにしたことを特徴とする電界効果型半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8843289A JPH02266535A (ja) | 1989-04-07 | 1989-04-07 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8843289A JPH02266535A (ja) | 1989-04-07 | 1989-04-07 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266535A true JPH02266535A (ja) | 1990-10-31 |
Family
ID=13942632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8843289A Pending JPH02266535A (ja) | 1989-04-07 | 1989-04-07 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981319A (en) * | 1997-09-22 | 1999-11-09 | Lucent Technologies Inc. | Method of forming a T-shaped gate |
-
1989
- 1989-04-07 JP JP8843289A patent/JPH02266535A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981319A (en) * | 1997-09-22 | 1999-11-09 | Lucent Technologies Inc. | Method of forming a T-shaped gate |
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