JPH01168117A - 誤りパルス除去回路 - Google Patents
誤りパルス除去回路Info
- Publication number
- JPH01168117A JPH01168117A JP62325214A JP32521487A JPH01168117A JP H01168117 A JPH01168117 A JP H01168117A JP 62325214 A JP62325214 A JP 62325214A JP 32521487 A JP32521487 A JP 32521487A JP H01168117 A JPH01168117 A JP H01168117A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- monostable multivibrator
- input
- width
- error
- Prior art date
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- Pending
Links
- 230000000630 rising effect Effects 0.000 abstract description 5
- 230000008030 elimination Effects 0.000 description 3
- 238000003379 elimination reaction Methods 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル論理回路の誤りパルス除去回路に関
する。
する。
従来、この種の誤シパルス除去回路は、第３図に示す様
に、抵抗器１１とコンデンサ１２とによるＲＣ時定数回
路を用いていた。
に、抵抗器１１とコンデンサ１２とによるＲＣ時定数回
路を用いていた。
上述した誤シパルス除去回路は、多数の誤りノクルスが
短かい間隔で入力された場合、コンデンサ１２の放電が
充分行なわれない状態で次の誤シ・クルスが入力される
事になる。このため、ノクルス幅のしきい値が期待して
いた値よシ小さくなシ、誤シ・クルスを充分除去できな
い欠点がある。
短かい間隔で入力された場合、コンデンサ１２の放電が
充分行なわれない状態で次の誤シ・クルスが入力される
事になる。このため、ノクルス幅のしきい値が期待して
いた値よシ小さくなシ、誤シ・クルスを充分除去できな
い欠点がある。
又、第３図の回路では、パルス幅のしきい値がインバー
タダート１３の入力電圧しきい値金用いて決定されてい
るので、インバータゲート１３のしきい値が電源電圧の
ちょうど１／／２でないと、充電時間と放電時間に差が
発生する。このため、しきい値幅以上の正常パルスが入
力された場合、パルス幅歪を発生させると云う欠点がち
る。
タダート１３の入力電圧しきい値金用いて決定されてい
るので、インバータゲート１３のしきい値が電源電圧の
ちょうど１／／２でないと、充電時間と放電時間に差が
発生する。このため、しきい値幅以上の正常パルスが入
力された場合、パルス幅歪を発生させると云う欠点がち
る。
本発明は上記の如き欠点を解消した誤シ・クルス除去回
路を簡単な構成で提供しようとするものである。
路を簡単な構成で提供しようとするものである。
本発明の誤ジノ母ルス除去回路は、入力パルス信号に含
まれる誤シハルスのしきい値幅を決めるための単安定マ
ルチバイブレータと、該単安定マルチバイブレータの出
力で入カノクルス信号を読み込むＤ型フリップフロップ
と、該り型フリツプフロツプの出力に応じて入力Ａ？ル
スの立ち上シと立ち下シの両方で前記単安定マルチバイ
ブレータをトリガするための論理回路とを有する。
まれる誤シハルスのしきい値幅を決めるための単安定マ
ルチバイブレータと、該単安定マルチバイブレータの出
力で入カノクルス信号を読み込むＤ型フリップフロップ
と、該り型フリツプフロツプの出力に応じて入力Ａ？ル
スの立ち上シと立ち下シの両方で前記単安定マルチバイ
ブレータをトリガするための論理回路とを有する。
次に本発明について図面を参照して説明する。
第１図は１本発明の実施例である。１はアンドゲート、
２はオアｆ−）、３は単安定マルチバイブレータ、４は
Ｄ型フリップフロッ！である。
２はオアｆ−）、３は単安定マルチバイブレータ、４は
Ｄ型フリップフロッ！である。
第２図は、第１図における各部の信号のタイムチャート
であシ、■で示す誤シパルスと■で示す正常・ぐルスが
入力された場合の各部のタイムチャートを示す。
であシ、■で示す誤シパルスと■で示す正常・ぐルスが
入力された場合の各部のタイムチャートを示す。
まず、第２図の誤シパルス■が第１図の回路に入力され
た場合について説明する。
た場合について説明する。
誤りパルス■が入力されて０”よシ″′１”に変化する
と、その変化はアンドゲート１を通して単安定マルチバ
イブレータ３の立上がシ用のトリガ入力に加えられ、単
安定マルチバイブレータ３は。
と、その変化はアンドゲート１を通して単安定マルチバ
イブレータ３の立上がシ用のトリガ入力に加えられ、単
安定マルチバイブレータ３は。
幅Ｔ２の・ｆルスを出力する。単安定マルチバイブレー
タ３０反転出力ＳＱＩは、Ｄ型フリップフロッグ４のタ
イミング端子に入力される。このため。
タ３０反転出力ＳＱＩは、Ｄ型フリップフロッグ４のタ
イミング端子に入力される。このため。
Ｄ型フリッグフロップ４は、単安定マルチバイブレータ
３の出カッ４ルスが終了する時点の入力信号ＳＩを読み
込む。こうする事で単安定マルチバイブレータ３の時定
数Ｔ２以下のパルス幅の誤りパルスはＤ型フリップフロ
ッグ４に読み込まれず。
３の出カッ４ルスが終了する時点の入力信号ＳＩを読み
込む。こうする事で単安定マルチバイブレータ３の時定
数Ｔ２以下のパルス幅の誤りパルスはＤ型フリップフロ
ッグ４に読み込まれず。
誤９ ノ４ルス■は除去される。なお、しきい値以下の
多数の誤シ・臂ルスが短かい間隔で入力された場合、単
安定マルチバイブレータ３は再トリガされ。
多数の誤シ・臂ルスが短かい間隔で入力された場合、単
安定マルチバイブレータ３は再トリガされ。
誤ｔ） ｚ４ルスが完了するまで反転出力ＳＱＩを′０
”に保つ。それ故、従来の回路の様にしきい値幅が小さ
くなる事はなくなる。
”に保つ。それ故、従来の回路の様にしきい値幅が小さ
くなる事はなくなる。
次に、正常・９ルス■（パルス幅Ｔ３）が入力された場
合について説明する。入力信号ＳＩの立ち上りで単安定
マルチバイブレータ３がトリガされ。
合について説明する。入力信号ＳＩの立ち上りで単安定
マルチバイブレータ３がトリガされ。
幅Ｔ２の・やルスを出力する。このＴ２時間経過後信号
ＳＱＩが立ち上った時、Ｔ３＞Ｔ２であるためＤ型フリ
ッグフロッｆ４には１１”が読み込まれ、出力ＳＱ２と
して′１”が出力される。パルス■が７３時間経過して
立ち下がると、単安定マルチパブレータ３は再度オアダ
ート２を通してトリガされ、端子Ｑ１に幅Ｔ２の・やル
スを出力する。Ｄ型フリ；ゾフロッグ４はこの幅Ｔ２の
／母ルスが立ち上った時点で入力信号６０”を読み込み
、端子Ｑ２に０”を出力する。すなわち、正常パルスが
入力された場合には。
ＳＱＩが立ち上った時、Ｔ３＞Ｔ２であるためＤ型フリ
ッグフロッｆ４には１１”が読み込まれ、出力ＳＱ２と
して′１”が出力される。パルス■が７３時間経過して
立ち下がると、単安定マルチパブレータ３は再度オアダ
ート２を通してトリガされ、端子Ｑ１に幅Ｔ２の・やル
スを出力する。Ｄ型フリ；ゾフロッグ４はこの幅Ｔ２の
／母ルスが立ち上った時点で入力信号６０”を読み込み
、端子Ｑ２に０”を出力する。すなわち、正常パルスが
入力された場合には。
入力パルスの立ち上シと立ち下シの時点で同一の単安定
マルチバイブレータ３をトリガするので。
マルチバイブレータ３をトリガするので。
立上り時点の信号の遅延と立下シ時点の信号の遅延が等
しくなり・ぐルス幅歪は生じなくなる。
しくなり・ぐルス幅歪は生じなくなる。
以上説明したように本発明は、しきい値幅を決めるため
に単安定マルチバイブレータを用似る事によシ、多数の
誤９ノ９ルスが短い時間間隔で入力されても、完全にそ
れらを除去する事が可能である。そして、しきい値幅を
越える正常Ａ？ルスが入力された場合でも、ノクルス幅
歪を発生させずに出力する事ができる効果がある。
に単安定マルチバイブレータを用似る事によシ、多数の
誤９ノ９ルスが短い時間間隔で入力されても、完全にそ
れらを除去する事が可能である。そして、しきい値幅を
越える正常Ａ？ルスが入力された場合でも、ノクルス幅
歪を発生させずに出力する事ができる効果がある。
第１図は本発明の実施例の構成図、第２図は第１図の各
部の信号のタイムチャート図、第３図は従来の誤りノ４
ルス除去回路である。 ３・・・単安定マルチバイブレータ、４・・・Ｄ型フリ
ップフロッグ、１３・・・インバータゲート。
部の信号のタイムチャート図、第３図は従来の誤りノ４
ルス除去回路である。 ３・・・単安定マルチバイブレータ、４・・・Ｄ型フリ
ップフロッグ、１３・・・インバータゲート。
Claims (1)
- １、入力パルス信号に含まれる誤りパルスのしきい値幅
を決める単安定マルチバイブレータと、該単安定マルチ
バイブレータの出力信号をタイミングとして、入力パル
ス信号を読み込むＤ型フリップフロップと、該Ｄ型フリ
ップフロップの出力に応じて前記単安定マルチバイブレ
ータのトリガ入力端子の選択をするための論理回路より
構成され、入力パルスのパルス幅歪発生を防止する事を
特徴とする誤りパルス除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325214A JPH01168117A (ja) | 1987-12-24 | 1987-12-24 | 誤りパルス除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325214A JPH01168117A (ja) | 1987-12-24 | 1987-12-24 | 誤りパルス除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01168117A true JPH01168117A (ja) | 1989-07-03 |
Family
ID=18174299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325214A Pending JPH01168117A (ja) | 1987-12-24 | 1987-12-24 | 誤りパルス除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01168117A (ja) |
-
1987
- 1987-12-24 JP JP62325214A patent/JPH01168117A/ja active Pending
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