JPH0661809A - クロック信号デューティ比補正回路 - Google Patents
クロック信号デューティ比補正回路Info
- Publication number
- JPH0661809A JPH0661809A JP20690992A JP20690992A JPH0661809A JP H0661809 A JPH0661809 A JP H0661809A JP 20690992 A JP20690992 A JP 20690992A JP 20690992 A JP20690992 A JP 20690992A JP H0661809 A JPH0661809 A JP H0661809A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- duty ratio
- change point
- frequency
- counting
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Abstract
(57)【要約】
【目的】 分配された任意のデューティ比を持つクロッ
ク信号をもとにデューティ比が50％のクロック信号を得
るためのクロック信号デューティ比補正回路に関し、比
較的簡単な回路構成で実現することを目的とする。 【構成】 任意のデューティ比を持つ入力クロック信号
IN CLKの変化点を検出する変化点検出手段１と、任意の
変化点から次の変化点までの間、該入力クロック信号の
周波数よりも少なくとも４倍以上高い周波数の高周波ク
ロック信号HCLKを計数して、前記入力クロック信号IN C
LKの変化点間の時間を計数値として出力する第一の計数
手段２と、各変化点から第一の計数手段の計数値の1/2
の高周波クロック信号HCLKを計数すると出力のレベルが
変化する第二の計数手段３とを有し、第二の計数手段３
の出力を出力クロック信号OUT CLK として出力するよう
にした構成である。
ク信号をもとにデューティ比が50％のクロック信号を得
るためのクロック信号デューティ比補正回路に関し、比
較的簡単な回路構成で実現することを目的とする。 【構成】 任意のデューティ比を持つ入力クロック信号
IN CLKの変化点を検出する変化点検出手段１と、任意の
変化点から次の変化点までの間、該入力クロック信号の
周波数よりも少なくとも４倍以上高い周波数の高周波ク
ロック信号HCLKを計数して、前記入力クロック信号IN C
LKの変化点間の時間を計数値として出力する第一の計数
手段２と、各変化点から第一の計数手段の計数値の1/2
の高周波クロック信号HCLKを計数すると出力のレベルが
変化する第二の計数手段３とを有し、第二の計数手段３
の出力を出力クロック信号OUT CLK として出力するよう
にした構成である。
Description
【０００１】
【産業上の利用分野】本発明は、分配された任意のデュ
ーティ比を持つクロック信号をもとにデューティ比が50
％のクロック信号を得るためのクロック信号デューティ
比補正回路に関する。
ーティ比を持つクロック信号をもとにデューティ比が50
％のクロック信号を得るためのクロック信号デューティ
比補正回路に関する。
【０００２】
【従来の技術】複数の信号が同期して動作するデジタル
回路では、動作の基準となるクロック信号を分配して用
いるのが一般的である。クロック信号は、バッファ回路
やゲート回路を介して分配される。しかし、これらの回
路では、入力の変化に対応して出力が変化するまでに有
限の伝播遅延時間がかかる。そしてこの伝播遅延時間は
素子毎にばらつきがあり、素子が異なれば少しずつ異な
る。
回路では、動作の基準となるクロック信号を分配して用
いるのが一般的である。クロック信号は、バッファ回路
やゲート回路を介して分配される。しかし、これらの回
路では、入力の変化に対応して出力が変化するまでに有
限の伝播遅延時間がかかる。そしてこの伝播遅延時間は
素子毎にばらつきがあり、素子が異なれば少しずつ異な
る。
【０００３】クロック信号を分配する回路の段数が多く
なるとこのばらつきが積み重なり、クロック信号発生源
でデューティ比50％の正しいクロック信号を送出して
も、多段の分配回路を経由することにより、クロック信
号の"L" 部分と"H" 部分との比が変化してデューティ比
がくずれることがある。
なるとこのばらつきが積み重なり、クロック信号発生源
でデューティ比50％の正しいクロック信号を送出して
も、多段の分配回路を経由することにより、クロック信
号の"L" 部分と"H" 部分との比が変化してデューティ比
がくずれることがある。
【０００４】超LSI 等で、同一クロック信号の分配先が
多くなると分配先に到達するまでに経由するバッファ回
路やゲート回路の段数が飛躍的に増加するので、デュー
ティ比のくずれが大きい。
多くなると分配先に到達するまでに経由するバッファ回
路やゲート回路の段数が飛躍的に増加するので、デュー
ティ比のくずれが大きい。
【０００５】回路の動作速度を上げるには、分配後のク
ロック信号のデューティ比が50％に近い値であることが
望ましい。これは、クロック信号の立上りと立下りの両
方を同期動作のタイミングとして用いることによって、
クロック周波数に対する回路の動作速度を上げられるか
らである。
ロック信号のデューティ比が50％に近い値であることが
望ましい。これは、クロック信号の立上りと立下りの両
方を同期動作のタイミングとして用いることによって、
クロック周波数に対する回路の動作速度を上げられるか
らである。
【０００６】従来は、予めデューティ比がくずれること
を予測して最高動作速度( クロック周波数）を決定して
いた。即ち、伝播遅延時間のバラツキがデューティ比に
影響する度合いはクロック信号の周波数が高くなるほど
大きくなるので、クロック分配後のデューティ比のくず
れを所定以内に保つためにはクロック周波数を高くでき
ず、従って、最高動作速度を高くできないという問題が
あった。
を予測して最高動作速度( クロック周波数）を決定して
いた。即ち、伝播遅延時間のバラツキがデューティ比に
影響する度合いはクロック信号の周波数が高くなるほど
大きくなるので、クロック分配後のデューティ比のくず
れを所定以内に保つためにはクロック周波数を高くでき
ず、従って、最高動作速度を高くできないという問題が
あった。
【０００７】
【発明が解決しようとする課題】以上の述べた如く、分
配後のクロック信号のデューティ比を所定以内に保つた
めにクロック周波数を高くできないため、デジタル回路
の動作速度を高くできないという問題があった。
配後のクロック信号のデューティ比を所定以内に保つた
めにクロック周波数を高くできないため、デジタル回路
の動作速度を高くできないという問題があった。
【０００８】本発明は上記問題点に鑑み創出されたもの
で、分配回路の伝播遅延時間のばらつき等によりデュー
ティ比がくずれた分配クロック信号からデューティ比が
50％に近い正しいクロック信号を生成する比較的簡単な
回路構成のデューティ比補正回路を提供することを目的
とする。
で、分配回路の伝播遅延時間のばらつき等によりデュー
ティ比がくずれた分配クロック信号からデューティ比が
50％に近い正しいクロック信号を生成する比較的簡単な
回路構成のデューティ比補正回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】図１は本発明のクロック
信号デューティ比補正回路の原理構成図である。上記問
題点は、図１に示すように、任意のデューティ比を持つ
入力クロック信号IN CLKの変化点を検出する変化点検出
手段１と、任意の変化点から次の変化点までの間、該入
力クロック信号の周波数よりも少なくとも４倍以上高い
周波数の高周波クロック信号HCLKを計数して、前記入力
クロック信号IN CLKの変化点間の時間を計数値として出
力する第一の計数手段２と、各変化点から第一の計数手
段の計数値の1/2 の高周波クロック信号HCLKを計数する
と出力のレベルが変化する第二の計数手段３とを有し、
該第二の計数手段３の出力を出力クロック信号OUT CLK
として出力するようにしたことを特徴とする本発明のク
ロック信号デューティ比補正回路により解決される。
信号デューティ比補正回路の原理構成図である。上記問
題点は、図１に示すように、任意のデューティ比を持つ
入力クロック信号IN CLKの変化点を検出する変化点検出
手段１と、任意の変化点から次の変化点までの間、該入
力クロック信号の周波数よりも少なくとも４倍以上高い
周波数の高周波クロック信号HCLKを計数して、前記入力
クロック信号IN CLKの変化点間の時間を計数値として出
力する第一の計数手段２と、各変化点から第一の計数手
段の計数値の1/2 の高周波クロック信号HCLKを計数する
と出力のレベルが変化する第二の計数手段３とを有し、
該第二の計数手段３の出力を出力クロック信号OUT CLK
として出力するようにしたことを特徴とする本発明のク
ロック信号デューティ比補正回路により解決される。
【００１０】
【作用】入力クロック信号の周期の1/2 で出力クロック
信号のレベルが反転するのでデューティ比50パーセント
のクロックを容易に作成することができる。計数回路と
ゲートだけの簡単な回路で実現することができ、デジタ
ル回路の高速化が図れる。
信号のレベルが反転するのでデューティ比50パーセント
のクロックを容易に作成することができる。計数回路と
ゲートだけの簡単な回路で実現することができ、デジタ
ル回路の高速化が図れる。
【００１１】
【実施例】以下添付図により本発明の実施例を説明す
る。図２は本発明の実施例の回路図、図３は実施例の動
作タイムチャートである。
る。図２は本発明の実施例の回路図、図３は実施例の動
作タイムチャートである。
【００１２】図２において、１は変化点検出手段、２は
第一の計数手段、３は第二の計数手段、４はＤフリップ
フロップ、IN CLKはデューティ比が50％からくずれた入
力クロック信号、HCLKはIN CLKより少なくとも4 倍以上
の周波数を持つ高周波クロック信号で、本実施例では10
倍の周波数とした。この高周波クロック信号HCLKは入力
クロック信号に比べて高い周波数でさえあれば、入力ク
ロック信号に非同期のものでよいので、入力クロック信
号とともに一つの信号源から分配されるか、或いは分配
先のブロックにおいて個々に作成されたものでよい。
第一の計数手段、３は第二の計数手段、４はＤフリップ
フロップ、IN CLKはデューティ比が50％からくずれた入
力クロック信号、HCLKはIN CLKより少なくとも4 倍以上
の周波数を持つ高周波クロック信号で、本実施例では10
倍の周波数とした。この高周波クロック信号HCLKは入力
クロック信号に比べて高い周波数でさえあれば、入力ク
ロック信号に非同期のものでよいので、入力クロック信
号とともに一つの信号源から分配されるか、或いは分配
先のブロックにおいて個々に作成されたものでよい。
【００１３】次に、図３の動作タイムチャートを共に用
いて、実施例の構成と動作を説明する。なお、図３の○
番号は図２の対応する番号の信号の時間変化を示す。変
化点検出手段１は、Ｄフリップフロップ11とＮＡＮＤゲ
ート12とからなり、入力クロック信号INCLK の立上りの
タイミング毎に高周波クロックHCLKの１周期分の"L" パ
ルスを変化点通知パルスＰとして出力する。このとき出
力される変化点検出パルスは第一、第二の二つの計数手
段２、３のロード信号として使われる。
いて、実施例の構成と動作を説明する。なお、図３の○
番号は図２の対応する番号の信号の時間変化を示す。変
化点検出手段１は、Ｄフリップフロップ11とＮＡＮＤゲ
ート12とからなり、入力クロック信号INCLK の立上りの
タイミング毎に高周波クロックHCLKの１周期分の"L" パ
ルスを変化点通知パルスＰとして出力する。このとき出
力される変化点検出パルスは第一、第二の二つの計数手
段２、３のロード信号として使われる。
【００１４】第一の計数手段２は１６進のカウンタ21か
らなり、ロード端子（反転Ｌ) に加わる変化点通知パル
スP が"L" になるたびに、入力端子Ａ，Ｂ，Ｃ、Ｄに印
加される初期値０をロードし、以後の高周波クロックHC
LKを計数して計数値を出力する。なおこのカウンタ21
は、入力クロック信号の1 周期分に対応する高周波クロ
ック数を計数できるＭＯＤをもったカウンタであればよ
い。
らなり、ロード端子（反転Ｌ) に加わる変化点通知パル
スP が"L" になるたびに、入力端子Ａ，Ｂ，Ｃ、Ｄに印
加される初期値０をロードし、以後の高周波クロックHC
LKを計数して計数値を出力する。なおこのカウンタ21
は、入力クロック信号の1 周期分に対応する高周波クロ
ック数を計数できるＭＯＤをもったカウンタであればよ
い。
【００１５】このカウンタ21は、入力クロック信号IN C
LKの任意の立上り時点から次の立上り時点までの時間
を、高周波クロック信号HCLKの数を数えることにより計
測している。
LKの任意の立上り時点から次の立上り時点までの時間
を、高周波クロック信号HCLKの数を数えることにより計
測している。
【００１６】第二の計数手段３は、３つのインバータ3
1、16進のカウンタ32、インバータ33、Ｄフリップフロ
ップ34、ＮＡＮＤゲート35からなり、第一の計数手段２
の計数値の上位３ビットと、変化点検出パルスＰとが入
力し入力クロックの変化点間の時間の1/2 の時間毎にレ
ベルが反転するデューティ比が１／２の出力クロックを
生成するものである。
1、16進のカウンタ32、インバータ33、Ｄフリップフロ
ップ34、ＮＡＮＤゲート35からなり、第一の計数手段２
の計数値の上位３ビットと、変化点検出パルスＰとが入
力し入力クロックの変化点間の時間の1/2 の時間毎にレ
ベルが反転するデューティ比が１／２の出力クロックを
生成するものである。
【００１７】即ち、カウンタ21が出力する４ビットの計
数値は、下位1 ビットを除いて下位側に1 ビット桁シフ
トした数値データ、即ち計数値の１／２の数値データに
変換され、さらにインバータ31により各ビットの値が反
転されたのち、最上位ビットに１が付加されて、１の補
数表現の数値となり、カウンタ32の入力端子Ａ〜Ｄに入
力する。図３では、変化点検出パルスが発生したときの
カウンタ21の計数値は９（＝“１００１”）であり、９
の１／２の補数表現は１１（＝“１０１１”；１６進数
表現ではＢ）である。
数値は、下位1 ビットを除いて下位側に1 ビット桁シフ
トした数値データ、即ち計数値の１／２の数値データに
変換され、さらにインバータ31により各ビットの値が反
転されたのち、最上位ビットに１が付加されて、１の補
数表現の数値となり、カウンタ32の入力端子Ａ〜Ｄに入
力する。図３では、変化点検出パルスが発生したときの
カウンタ21の計数値は９（＝“１００１”）であり、９
の１／２の補数表現は１１（＝“１０１１”；１６進数
表現ではＢ）である。
【００１８】カウンタ32は、変化点検出信パルスＰが
"L" となった時点で、カウンタ21の計数値の1/2 の１の
補数データ（図ではＢ）をロードし、該補数データを初
期値としてその時点から高周波クロックHCLKの計数を開
始する。自カウンタ32の計数値がＦ（＝16) になると、
それまで"L" を出力していたリップルキャリィRCから
"H" が出力される。このリップルキャリィRCの"H" はイ
ンバータ33で"L" に反転してイネーブル端子ENに戻され
るので、この時点でカウンタ32は計数を停止する。そし
て、この計数停止は次の変化点検出パルスＰが入力する
までの期間継続する。
"L" となった時点で、カウンタ21の計数値の1/2 の１の
補数データ（図ではＢ）をロードし、該補数データを初
期値としてその時点から高周波クロックHCLKの計数を開
始する。自カウンタ32の計数値がＦ（＝16) になると、
それまで"L" を出力していたリップルキャリィRCから
"H" が出力される。このリップルキャリィRCの"H" はイ
ンバータ33で"L" に反転してイネーブル端子ENに戻され
るので、この時点でカウンタ32は計数を停止する。そし
て、この計数停止は次の変化点検出パルスＰが入力する
までの期間継続する。
【００１９】このようにカウンタ32に、カウンタ21の計
数値の1/2 の数値を1 の補数で表現したデータを初期値
としてロードすることによって、カウンタ32の計数動作
期間は( 変化点検出パルス間隔の1/2 −HCLKの1 周期
分) となる。従って、カウンタ32のリップルキャリィRC
は、計数動作期間の間"L" でその後"H" に変化し次の変
化点検出時点まで"H" を継続する。
数値の1/2 の数値を1 の補数で表現したデータを初期値
としてロードすることによって、カウンタ32の計数動作
期間は( 変化点検出パルス間隔の1/2 −HCLKの1 周期
分) となる。従って、カウンタ32のリップルキャリィRC
は、計数動作期間の間"L" でその後"H" に変化し次の変
化点検出時点まで"H" を継続する。
【００２０】即ち、カウンタ32のリップルキャリィ信号
RCは、"L" レベルが[ 変化点検出パルス間隔の1/2 −HC
LKの1 周期分] 、"H" レベルが[ 変化点検出パルス間隔
の1/2 ＋HCLKの1 周期分] ずつ繰り返す信号となり、
"H" 、"L" の期間の差が高周波クロックHCLKの２クロッ
ク分に補正された信号が得られる。
RCは、"L" レベルが[ 変化点検出パルス間隔の1/2 −HC
LKの1 周期分] 、"H" レベルが[ 変化点検出パルス間隔
の1/2 ＋HCLKの1 周期分] ずつ繰り返す信号となり、
"H" 、"L" の期間の差が高周波クロックHCLKの２クロッ
ク分に補正された信号が得られる。
【００２１】そして、この信号と、この信号をＤフリッ
プフロップ34によりHCLKの1 クロック分遅延させた信号
とをＮＡＮＤゲート35を通すことにより、HCLKの１周期
分だけ前半を伸長し後半を短縮し、デューティ比が約50
％の信号が得られる。Ｄフリップフロップ４によりこの
信号のスパイク等を除去した信号を出力クロック信号OU
T CLK として出力する。
プフロップ34によりHCLKの1 クロック分遅延させた信号
とをＮＡＮＤゲート35を通すことにより、HCLKの１周期
分だけ前半を伸長し後半を短縮し、デューティ比が約50
％の信号が得られる。Ｄフリップフロップ４によりこの
信号のスパイク等を除去した信号を出力クロック信号OU
T CLK として出力する。
【００２２】以上説明した実施例はインバータにより、
入力クロック周期の半分の周期に対応する高周波クロッ
ク数の１の補数データを求めて、第二のカウンタにロー
ドするようにしているので、第二のカウンタの計数期
間、即ちリップルキャリィが"L" である期間が入力クロ
ック周期の１／２より１高周波クロック周期分だけ短
い。このために、リップルキャリィのデューティ比を１
高周波クロック分だけ調整する回路を付加している。こ
の調整回路を除くには、インバータの代わりに演算回路
を設け、この演算回路で、第一のカウンタの計数値を用
いて、第一のカウンタの計数値の１／２の１の補数表現
した数より１だけ小さい数値を求める演算を行い、求め
た値を第二のカウンタにロードするように構成すればよ
い。これにより、第二のカウンタにロードされる初期値
は前述の実施例の場合より１だけ小さくなるので、入力
クロック周期の１／２に対応する高周波クロック数だけ
計数を行うようになり、デューティ比50％のリップルキ
リャリィがカウンタから直接出力される。
入力クロック周期の半分の周期に対応する高周波クロッ
ク数の１の補数データを求めて、第二のカウンタにロー
ドするようにしているので、第二のカウンタの計数期
間、即ちリップルキャリィが"L" である期間が入力クロ
ック周期の１／２より１高周波クロック周期分だけ短
い。このために、リップルキャリィのデューティ比を１
高周波クロック分だけ調整する回路を付加している。こ
の調整回路を除くには、インバータの代わりに演算回路
を設け、この演算回路で、第一のカウンタの計数値を用
いて、第一のカウンタの計数値の１／２の１の補数表現
した数より１だけ小さい数値を求める演算を行い、求め
た値を第二のカウンタにロードするように構成すればよ
い。これにより、第二のカウンタにロードされる初期値
は前述の実施例の場合より１だけ小さくなるので、入力
クロック周期の１／２に対応する高周波クロック数だけ
計数を行うようになり、デューティ比50％のリップルキ
リャリィがカウンタから直接出力される。
【００２３】
【発明の効果】以上説明した如く、本発明によればカウ
ンタとゲート回路からなる比較的簡単な回路で、デュー
テイ比がくずれた入力クロック信号からデューティ比５
０％のクロック信号を生成することができる。これによ
り、複数の回路ブロックが同期して動作するデジタル回
路等において、クロック信号の分配によって生ずるデュ
ーティ比のくずれを補正できるので、より高速のクロッ
ク信号を分配することによりデジタル回路の高速化を図
ることができる。
ンタとゲート回路からなる比較的簡単な回路で、デュー
テイ比がくずれた入力クロック信号からデューティ比５
０％のクロック信号を生成することができる。これによ
り、複数の回路ブロックが同期して動作するデジタル回
路等において、クロック信号の分配によって生ずるデュ
ーティ比のくずれを補正できるので、より高速のクロッ
ク信号を分配することによりデジタル回路の高速化を図
ることができる。
【図１】 本発明のクロック信号デューティ比補正回路
の原理構成図
の原理構成図
【図２】 本発明の実施例の回路図
【図３】 実施例の動作タイムチャート
１…変化点検出手段（変化点検出回路）、11、34、４…
Ｄフリップフロップ、12,35 …ＮＡＮＤゲート、２…第
一の計数手段、21…( 第一の) カウンタ、３…第二の計
数手段、31,33 …インバータ、32…( 第二の) のカウン
タ
Ｄフリップフロップ、12,35 …ＮＡＮＤゲート、２…第
一の計数手段、21…( 第一の) カウンタ、３…第二の計
数手段、31,33 …インバータ、32…( 第二の) のカウン
タ
Claims (1)
- 【請求項１】 任意のデューティ比を持つ入力クロック
信号IN CLKの変化点を検出する変化点検出手段（１）
と、 任意の変化点から次の変化点までの間、該入力クロック
信号の周波数よりも少なくとも４倍以上高い周波数の高
周波クロック信号HCLKを計数して、前記入力クロック信
号IN CLKの変化点間の時間を計数値として出力する第一
の計数手段（２）と、 各変化点から第一の計数手段の計数値の1/2 の高周波ク
ロック信号HCLKを計数すると出力のレベルが変化する第
二の計数手段（３）とからなり、 該第二の計数手段（３）の出力を出力クロック信号OUT
CLK として出力するようにしたことを特徴とするクロッ
ク信号デューティ比補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20690992A JPH0661809A (ja) | 1992-08-04 | 1992-08-04 | クロック信号デューティ比補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20690992A JPH0661809A (ja) | 1992-08-04 | 1992-08-04 | クロック信号デューティ比補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661809A true JPH0661809A (ja) | 1994-03-04 |
Family
ID=16531087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20690992A Withdrawn JPH0661809A (ja) | 1992-08-04 | 1992-08-04 | クロック信号デューティ比補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661809A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641703B1 (ko) * | 2004-08-06 | 2006-11-03 | 학교법인 포항공과대학교 | 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로 |
| US8542045B2 (en) | 2010-06-07 | 2013-09-24 | Samsung Electronics Co., Ltd. | Duty correcting circuit, delay-locked loop circuit and method of correcting duty |
-
1992
- 1992-08-04 JP JP20690992A patent/JPH0661809A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641703B1 (ko) * | 2004-08-06 | 2006-11-03 | 학교법인 포항공과대학교 | 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로 |
| US8542045B2 (en) | 2010-06-07 | 2013-09-24 | Samsung Electronics Co., Ltd. | Duty correcting circuit, delay-locked loop circuit and method of correcting duty |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |