JPH01169565A - マルチプロセッサ制御方式 - Google Patents
マルチプロセッサ制御方式Info
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- JPH01169565A JPH01169565A JP62328259A JP32825987A JPH01169565A JP H01169565 A JPH01169565 A JP H01169565A JP 62328259 A JP62328259 A JP 62328259A JP 32825987 A JP32825987 A JP 32825987A JP H01169565 A JPH01169565 A JP H01169565A
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- request
- memory control
- control unit
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数個の主記憶制御ユニットを備えたマルチプロセッサ
システムにおいて、各主記憶制御ユニット間でリクエス
ト情報を常に伝達し合い、主記憶制御ユニットによる制
御が同期して行われるようにしたマルチプロセッサ制御
方式に関し。
システムにおいて、各主記憶制御ユニット間でリクエス
ト情報を常に伝達し合い、主記憶制御ユニットによる制
御が同期して行われるようにしたマルチプロセッサ制御
方式に関し。
比較的簡単な制御により、複数の主記憶制御ユニット間
で、主記憶装置に対する制御が同期して動作するシステ
ムを実現し、高いスループントを必要とする処理装置の
マルチプロセッサ化を可能とする手段を提供することを
目的とし。
で、主記憶装置に対する制御が同期して動作するシステ
ムを実現し、高いスループントを必要とする処理装置の
マルチプロセッサ化を可能とする手段を提供することを
目的とし。
各主記憶制御ユニット間で′制御バスを用いてリクエス
ト情報を伝播し合い、各主記憶制御ユニットにおいて全
リクエストを同じタイミングにて該各主記憶制御ユニッ
ト内の優先順位決定回路に投入し、各主記憶制御ユニッ
ト間で同期してビジー・チエツクを含む制御を行い、か
つ、処理装置および任意の主記憶装置間で転送されるデ
ータは。
ト情報を伝播し合い、各主記憶制御ユニットにおいて全
リクエストを同じタイミングにて該各主記憶制御ユニッ
ト内の優先順位決定回路に投入し、各主記憶制御ユニッ
ト間で同期してビジー・チエツクを含む制御を行い、か
つ、処理装置および任意の主記憶装置間で転送されるデ
ータは。
該処理装置が対応する主記憶制御ユニットを経由し、他
の主記憶制御ユニットを介さずに供給されるように構成
する。
の主記憶制御ユニットを介さずに供給されるように構成
する。
本発明は、複数個の主記憶制御ユニットを備えたマルチ
プロセッサシステムにおいて、各主記憶制御ユニット間
でリクエスト情報を常に伝達し合い、主記憶制御ユニッ
トによる制御が同期して行われるようにしたマルチプロ
セッサ制御方式に関する。
プロセッサシステムにおいて、各主記憶制御ユニット間
でリクエスト情報を常に伝達し合い、主記憶制御ユニッ
トによる制御が同期して行われるようにしたマルチプロ
セッサ制御方式に関する。
計算機の高機能化、高速化に対する要望は強く。
例えばベクトル処理装置などについても、マルチプロセ
ッサ化が望まれている。このような複数のベクトル処理
装置などが、主記憶装置を共有して同時に動作する場合
、十分なスループットが満足される制御方式が必要とさ
れる。
ッサ化が望まれている。このような複数のベクトル処理
装置などが、主記憶装置を共有して同時に動作する場合
、十分なスループットが満足される制御方式が必要とさ
れる。
第６図は従来のシステム構成例を示す。
第６図において、１０−０ないし１０−３は主記憶装置
（ＭＳＵ）、１１−０．１１−１は主記憶制御ユニット
（ＭＣＵ）、１７−０ないし１７−３はデータを処理す
る処理装置（ＰＲ）、１００はＰＥ−ＭＣＵ間のリクエ
ストおよびデータバス、１０１はＭＣＵ間のリクエスト
情報伝達バス。
（ＭＳＵ）、１１−０．１１−１は主記憶制御ユニット
（ＭＣＵ）、１７−０ないし１７−３はデータを処理す
る処理装置（ＰＲ）、１００はＰＥ−ＭＣＵ間のリクエ
ストおよびデータバス、１０１はＭＣＵ間のリクエスト
情報伝達バス。
１０２はＭＳＵ−ＭＣＵ間のリクエストおよびデータバ
スを表す。
スを表す。
１つの主記憶制御ユニットにおけるシステム構成を拡張
して、複数の主記憶制御ユニットによるマルチプロセッ
サシステムを実現しようとする場合、従来１例えば第６
図に示すような構成を採るようにされていた。すなわち
、主記憶制御ユニット１１−０は、主記憶装置１０〜０
．１０−１だけを制御し、主記憶制御ユニット１１−１
は、主記憶装置１０−２．１０−３だけを制御する。
して、複数の主記憶制御ユニットによるマルチプロセッ
サシステムを実現しようとする場合、従来１例えば第６
図に示すような構成を採るようにされていた。すなわち
、主記憶制御ユニット１１−０は、主記憶装置１０〜０
．１０−１だけを制御し、主記憶制御ユニット１１−１
は、主記憶装置１０−２．１０−３だけを制御する。
ある処理装置が、主記憶装置へアクセスする場合、その
処理装置が接続されている主記憶制御ユニットに、バス
１００を介して、まずリクエストを送信する。そのリク
エストを受けた主記憶制御ユニットでは、リクエストが
自系の主記憶装置（ＭＣＵＯの場合、ＭＳＵＯまたはＭ
ＳＵＩ）に対するものか、他系の主記憶装！（ＭＣＵＯ
の場合、ＭＳＵ２またはＭＳＵ３）に対するものである
かを判断する。自系ならば、自系の主記憶装置にアクセ
スし、他系ならば、バス１０１を介して他方の主記憶制
御ユニットにリクエストを送信し。
処理装置が接続されている主記憶制御ユニットに、バス
１００を介して、まずリクエストを送信する。そのリク
エストを受けた主記憶制御ユニットでは、リクエストが
自系の主記憶装置（ＭＣＵＯの場合、ＭＳＵＯまたはＭ
ＳＵＩ）に対するものか、他系の主記憶装！（ＭＣＵＯ
の場合、ＭＳＵ２またはＭＳＵ３）に対するものである
かを判断する。自系ならば、自系の主記憶装置にアクセ
スし、他系ならば、バス１０１を介して他方の主記憶制
御ユニットにリクエストを送信し。
他系の主記憶制御ユニットに処理を任せる。
すなわち、第６図に示すような従来方式では。
１台の主記憶制御ユニットに接続される主記憶装置は、
一意的に決定されるようになっており、各主記憶制御ユ
ニットが、独立に自系の主記憶装置へのアクセスを行い
、また、他系の主記憶装置へのアクセスが必要な場合に
は、他の主記憶制御ユニットに、処理を一任するように
なっていた。
一意的に決定されるようになっており、各主記憶制御ユ
ニットが、独立に自系の主記憶装置へのアクセスを行い
、また、他系の主記憶装置へのアクセスが必要な場合に
は、他の主記憶制御ユニットに、処理を一任するように
なっていた。
例えば第６図に示す処理装置（ＰＥＯ−ＰＥ３）が１通
常の汎用計算機のように、１命令にて１データの処理を
するプロセッサの場合には、第６図に示すような方式で
もよい場合が多い。しかシ、ヘクトル処理装置のように
、ｌ命令にて多くのデータを取り扱うプロセッサが接続
される場合には、第６図に示す従来の方式では、１命令
内のデータの順序性を維持しなければならないことなど
から、リクエストのプライオリティ取得状態に偏りが生
じ、結果的に他系の主記憶制御ユニットの状態を管理す
るテーブルを持たなければならなくなり、信号線の遅延
等で制御が難しくなるという問題がある。
常の汎用計算機のように、１命令にて１データの処理を
するプロセッサの場合には、第６図に示すような方式で
もよい場合が多い。しかシ、ヘクトル処理装置のように
、ｌ命令にて多くのデータを取り扱うプロセッサが接続
される場合には、第６図に示す従来の方式では、１命令
内のデータの順序性を維持しなければならないことなど
から、リクエストのプライオリティ取得状態に偏りが生
じ、結果的に他系の主記憶制御ユニットの状態を管理す
るテーブルを持たなければならなくなり、信号線の遅延
等で制御が難しくなるという問題がある。
すなわち９通常の汎用計算機などでは１例えば主記憶装
置に対するアドレスの割り付けを、ぺ−ジインタリープ
により、４にバイト単位で行うが。
置に対するアドレスの割り付けを、ぺ−ジインタリープ
により、４にバイト単位で行うが。
ベクトル処理装置では２例えば１サイクル当たり４×８
バイトの高いスルーブツトが要求されるので、８バイト
インタリーブを採る。そして、１サイクル当たり４エレ
メントのデータを処理するため、第６図に示す主記憶装
置（ＭＳＵＯ−ＭＳＵ３）からの同時的なデータの授受
を必要とする。
バイトの高いスルーブツトが要求されるので、８バイト
インタリーブを採る。そして、１サイクル当たり４エレ
メントのデータを処理するため、第６図に示す主記憶装
置（ＭＳＵＯ−ＭＳＵ３）からの同時的なデータの授受
を必要とする。
この場合、データのフェッチでは、レジスタスタッタに
４×８バイトのデータが揃った状態で、ベクトル処理装
置のベクトルレジスタにデータを取り込む必要があるの
で、そのバラツキをなくされなければならず、主記憶制
御ユニッ）１１−０゜１１−１間でプライオリティ取得
信号を伝送し合い、かつ他系のプライオリティ取得情報
をテーブルなどを設けて管理しなければならない。かつ
制御も極めて複雑化し、性能ダウンにもつながる。
４×８バイトのデータが揃った状態で、ベクトル処理装
置のベクトルレジスタにデータを取り込む必要があるの
で、そのバラツキをなくされなければならず、主記憶制
御ユニッ）１１−０゜１１−１間でプライオリティ取得
信号を伝送し合い、かつ他系のプライオリティ取得情報
をテーブルなどを設けて管理しなければならない。かつ
制御も極めて複雑化し、性能ダウンにもつながる。
本発明は上記問題点の解決を図り、比較的簡単な制御に
より、複数の主記憶制御ユニット間で。
より、複数の主記憶制御ユニット間で。
主記憶装置に対するビジー・チエツク等の制御が同期し
て動作するシステムを実現し、主記憶装置へのアクセス
に関するスループットの高い処理装置のマルチプロセッ
サ化を可能とする手段を提供することを目的としている
。
て動作するシステムを実現し、主記憶装置へのアクセス
に関するスループットの高い処理装置のマルチプロセッ
サ化を可能とする手段を提供することを目的としている
。
第１図は本発明の原理説明図である。
第１図において、１０−０ないし１０−３は上記ｔα装
置（ＭＳＵ）、１１−０．１１−１は主記憶装置を制御
する主記憶制御ユニッ） （ＭＣＵ）。
置（ＭＳＵ）、１１−０．１１−１は主記憶装置を制御
する主記憶制御ユニッ） （ＭＣＵ）。
１２−０ないし１２−７は各主記憶装置に対するアドレ
ス情報を含むリクエスト情報が設定されるアドレスレジ
スタ、１３−０．１３−１はバンクビジーのチエツクお
よびバスコンフリクトのチエツクなどを行いアクセスの
優先順位を決定する優先順位決定回路、１４−０ないし
１４−３は自系の処理装置からの要求を受け付けるロー
カルリクエスト用ボー１−．１５−０ないし１５−３は
他系からのリクエストを受け付けるリモートリクエスト
用ポー）、１６は各主記憶制御ユニット間でリクエスト
を伝播させる制御バス、１７−０ないし１７−３はデー
タを処理する処理装置（Ｐ Ｅ）を表す。
ス情報を含むリクエスト情報が設定されるアドレスレジ
スタ、１３−０．１３−１はバンクビジーのチエツクお
よびバスコンフリクトのチエツクなどを行いアクセスの
優先順位を決定する優先順位決定回路、１４−０ないし
１４−３は自系の処理装置からの要求を受け付けるロー
カルリクエスト用ボー１−．１５−０ないし１５−３は
他系からのリクエストを受け付けるリモートリクエスト
用ポー）、１６は各主記憶制御ユニット間でリクエスト
を伝播させる制御バス、１７−０ないし１７−３はデー
タを処理する処理装置（Ｐ Ｅ）を表す。
説明を簡単化するために、以下、主記憶制御ユニットが
２台のシステムについて説明する。３台以上の場合にも
、拡張して同様に実現することができる。
２台のシステムについて説明する。３台以上の場合にも
、拡張して同様に実現することができる。
本発明では、ある処理装置からのリクエストがあると、
常に制御バス１６を介して、そのリクエスト情報を、主
記憶制御ユニット１１−０．１１−１間で送信し合う。
常に制御バス１６を介して、そのリクエスト情報を、主
記憶制御ユニット１１−０．１１−１間で送信し合う。
例えば、処理装置１７−０が主記憶装置へのアクセス要
求を出すと、その要求は、ローカルリクエスト用ポート
１４−Ｏに設定されると共に、制御バス１６を介して、
主記憶制御ユニット１１−１における対応するリモート
リクエスト用ポート１５−２にも設定される。なお、各
ローカルリクエスト用ポート１４−０〜１４−３と各リ
モートリクエスト用ポート１５−０〜１５〜３とは１
ローカルとリモートとでそれぞれ対称的に設けられてい
る。
求を出すと、その要求は、ローカルリクエスト用ポート
１４−Ｏに設定されると共に、制御バス１６を介して、
主記憶制御ユニット１１−１における対応するリモート
リクエスト用ポート１５−２にも設定される。なお、各
ローカルリクエスト用ポート１４−０〜１４−３と各リ
モートリクエスト用ポート１５−０〜１５〜３とは１
ローカルとリモートとでそれぞれ対称的に設けられてい
る。
従って、自系および他系の優先順位決定回路１３−０．
１３−１は、互いに同期して、バンクビジーの管理等は
全く同様に動作する。
１３−１は、互いに同期して、バンクビジーの管理等は
全く同様に動作する。
一方、各主記憶制御ユニット１１−０．１１１は、各主
記憶装置１０−０〜１０−３との間でそれぞれ接続され
るリクエストのバスおよびデータバスを有し、主記憶装
置への実際のリクエストの送信およびデータバスの接続
に関して、自系に接続される処理装置からの要求のみを
処理する。
記憶装置１０−０〜１０−３との間でそれぞれ接続され
るリクエストのバスおよびデータバスを有し、主記憶装
置への実際のリクエストの送信およびデータバスの接続
に関して、自系に接続される処理装置からの要求のみを
処理する。
本発明によれば、制御バス１６を介して全リクエストが
伝播するようにされ、自系と他系とで対称に動作するの
で、バンクビジーのヂエソク、バスコンフリクトのチエ
ツクなどは、各主記憶制御ユニット間で全く同様に行わ
れる。従って、自系によるリクエストの実行可否を、各
主記憶制御ユニットが独自に判断できることになり、か
つその結果のビジー状態などは、他系においても同時に
反映されることになる。そして、データは、他系の主記
憶制御ユニットを介さずに、直接、自系の主記憶制御ユ
ニットを通して伝送されるので、制御が極めて容易にな
る。
伝播するようにされ、自系と他系とで対称に動作するの
で、バンクビジーのヂエソク、バスコンフリクトのチエ
ツクなどは、各主記憶制御ユニット間で全く同様に行わ
れる。従って、自系によるリクエストの実行可否を、各
主記憶制御ユニットが独自に判断できることになり、か
つその結果のビジー状態などは、他系においても同時に
反映されることになる。そして、データは、他系の主記
憶制御ユニットを介さずに、直接、自系の主記憶制御ユ
ニットを通して伝送されるので、制御が極めて容易にな
る。
複数個の主記憶制御ユニットは、繰り返し性（Ｒｅｐｅ
ａｔａｂｉｌｉｔｙ）があり、各々同じハードウェアの
ものを用意して、システムを構築することが可能である
。
ａｔａｂｉｌｉｔｙ）があり、各々同じハードウェアの
ものを用意して、システムを構築することが可能である
。
第２図は本発明の一実施例に係るシステム構成例、第３
図は本発明の一実施例におけるリクエストのフォーマッ
ト例、第４図は本発明の一実施例に係る優先順位決定回
路の例、第５図は本発明の一実施例に係る主優先順位制
御回路の制御説明図を示す。
図は本発明の一実施例におけるリクエストのフォーマッ
ト例、第４図は本発明の一実施例に係る優先順位決定回
路の例、第５図は本発明の一実施例に係る主優先順位制
御回路の制御説明図を示す。
第２図において、２０−０．２０−１はヘクトル制御ユ
ニット（Ｖ ＣＵ）であり、第１図に示す主記憶制御ユ
ニフ）１１−０．１１−１に対応するものである。この
システムでは、ベクトル制御ユニッ）２０−０にベクト
ル処理装置２１−０と汎用計算機であるスカラ処理装置
２２−０とが接続され、同様にベクトル制御ユニ７）２
０−１にベクトル処理装置２１−１とスカラ処理装置２
２−１とが接続されている６すなわち、ベクトル処理装
置がマルチプロセッサ化されている。
ニット（Ｖ ＣＵ）であり、第１図に示す主記憶制御ユ
ニフ）１１−０．１１−１に対応するものである。この
システムでは、ベクトル制御ユニッ）２０−０にベクト
ル処理装置２１−０と汎用計算機であるスカラ処理装置
２２−０とが接続され、同様にベクトル制御ユニ７）２
０−１にベクトル処理装置２１−１とスカラ処理装置２
２−１とが接続されている６すなわち、ベクトル処理装
置がマルチプロセッサ化されている。
第１図に示すローカルリクエスト用ポート１４−０〜１
４−３およびリモートリクエスト用ポート１５−０〜１
５−３に設定されるリクエストのフォーマントは１例え
ば第３図に示すようになっている。
４−３およびリモートリクエスト用ポート１５−０〜１
５−３に設定されるリクエストのフォーマントは１例え
ば第３図に示すようになっている。
先頭ビットＶは、リクエストの有効性を示すバリッドビ
ットである０次のＡｄｄｒｅｓ Ｂ ｉｔ Ｏ〜２９は
、主記憶装置のアドレス、すなわちアクセスするデータ
の格納位置を表す、なお、ベクトル制御ユニット２０−
０．２０−１におけるビジー管理は、このアドレスの下
位９ビツトで行う。
ットである０次のＡｄｄｒｅｓ Ｂ ｉｔ Ｏ〜２９は
、主記憶装置のアドレス、すなわちアクセスするデータ
の格納位置を表す、なお、ベクトル制御ユニット２０−
０．２０−１におけるビジー管理は、このアドレスの下
位９ビツトで行う。
０ＰＣＢｏ、Ｂ＋ は、ＭＳＵアクセスオペレーション
の種類を示し、“００”、′０１”、“１０”、“１１
”は。
の種類を示し、“００”、′０１”、“１０”、“１１
”は。
それぞれ８バイトストア、ブロックストア、８バイトフ
エツチ、ブロックフェッチのオペレーションを意味して
いる。
エツチ、ブロックフェッチのオペレーションを意味して
いる。
次のＰＴＹＢ６〜Ｂ、は、 Ａｄｄｒｅｓ Ｂｉｔの
各部およびＯＰＣのパリティビットである。
各部およびＯＰＣのパリティビットである。
第２図に示すベクトル制御ユニッ）２０−０等における
本発明に関連する優先順位決定回路は。
本発明に関連する優先順位決定回路は。
例えば第４図に示すようになっている。
自系のベクトル処理装置ＬＯｃＡＬ ＶＵ、スカラ処理
装置ＬＯＣＡＬ ＳＵおよび他系のベクトル処理装置Ｒ
ＥＭＯＴＥｖｕ、スカラ処理装置ＲＥＭＯＴＥ ＳＯか
らのリクエストを受け付けるキューＲＥＱＥＳＴ ＱＵ
ｔ！ ４０が、それぞれ設けられる。このキュー４０に
設定されたリクエストは、Ｆ■ＦＯでリクエストポート
４１にそれぞれ供給される１、そして、バンクコンフリ
クトチエ７カー４２とバスコンフリクトチエッカ−４３
とに伝達され、バンクビジーとバス競合のチエツクが行
われる。バンクコンフリクトチエッカ−４２は、メモリ
バンクごとにビジーであるか否かを示すビジーフラグを
備えている。
装置ＬＯＣＡＬ ＳＵおよび他系のベクトル処理装置Ｒ
ＥＭＯＴＥｖｕ、スカラ処理装置ＲＥＭＯＴＥ ＳＯか
らのリクエストを受け付けるキューＲＥＱＥＳＴ ＱＵ
ｔ！ ４０が、それぞれ設けられる。このキュー４０に
設定されたリクエストは、Ｆ■ＦＯでリクエストポート
４１にそれぞれ供給される１、そして、バンクコンフリ
クトチエ７カー４２とバスコンフリクトチエッカ−４３
とに伝達され、バンクビジーとバス競合のチエツクが行
われる。バンクコンフリクトチエッカ−４２は、メモリ
バンクごとにビジーであるか否かを示すビジーフラグを
備えている。
これらのバンクコンフリクトチエッカ−４２゜バスコン
フリクトチエ７カー４３は、ローカルの処理装置からの
リクエストも、リモートの処理装置からのリクエストも
全く同様に扱う。
フリクトチエ７カー４３は、ローカルの処理装置からの
リクエストも、リモートの処理装置からのリクエストも
全く同様に扱う。
主優先順位制御回路４４は、バンクコンフリクトチエッ
カ−４２およびバスコンフリクトチエ・７カー４３によ
るチエツク結果の信号に基づいて。
カ−４２およびバスコンフリクトチエ・７カー４３によ
るチエツク結果の信号に基づいて。
主記憶装置へのアクセス要求を出す制御を行う。
ただし、実際にここで取り上げるリクエストは。
自系（ローカル）のベクトル処理装置またはスカラ処理
装置からのリクエストであって、他系のリクエストは、
取り上げない、バンクコンフリクトチエッカ−４２およ
びバスコンフリクトチエッカ−４３によるチエツク結果
により、主記憶装置へのアクセスが可能であることがわ
かると、各主記憶装置１０−０−１０−３対応の該当す
るアドレスレジスタ１２のバリッドピントをオンにし、
アクセス要求を主記憶装置へ伝える。
装置からのリクエストであって、他系のリクエストは、
取り上げない、バンクコンフリクトチエッカ−４２およ
びバスコンフリクトチエッカ−４３によるチエツク結果
により、主記憶装置へのアクセスが可能であることがわ
かると、各主記憶装置１０−０−１０−３対応の該当す
るアドレスレジスタ１２のバリッドピントをオンにし、
アクセス要求を主記憶装置へ伝える。
第５図は、第４図に示す主優先順位制御回路４４による
制御をわかりやすくするために、その内容をフローチャ
ートの形で表したものである。
制御をわかりやすくするために、その内容をフローチャ
ートの形で表したものである。
以下、ローカルのベクトル処理装置からのリクエストを
制御する場合について説明する。他のすクエストの制御
も、ローカルとリモートとで実際に主記憶装置への要求
を出すか出さないかが決まることを除き同様である。
制御する場合について説明する。他のすクエストの制御
も、ローカルとリモートとで実際に主記憶装置への要求
を出すか出さないかが決まることを除き同様である。
■ ローカルのベクトル処理装置（ＬＶＵ）に対応する
リクエストボート４１において、リクエストのバリッド
ビットがＯＮになると、バンクビジー、バスコンフリク
トのチエツクに入る。
リクエストボート４１において、リクエストのバリッド
ビットがＯＮになると、バンクビジー、バスコンフリク
トのチエツクに入る。
■ アクセスしようとするＬＶＵのバンクがビジーであ
るとき、制御＠により、ＬＶＵのリクエストポートをホ
ールドし、ビジーが解除されるのを待つ。
るとき、制御＠により、ＬＶＵのリクエストポートをホ
ールドし、ビジーが解除されるのを待つ。
■ ＬＶＵのバンクがビジーでないとき、ローカルのベ
クトル処理装置とローカルのスカラ処理装置との間で、
バスコンフリクトが生じているか否かをチエツクする。
クトル処理装置とローカルのスカラ処理装置との間で、
バスコンフリクトが生じているか否かをチエツクする。
生じていれば、さらに制御０のチエツクを行う。
■ 次にローカルのベクトル処理装置とリモートのスカ
ラ処理装置との間でバスコンフリクトが生じているか否
かをチエツクする。生じていれば。
ラ処理装置との間でバスコンフリクトが生じているか否
かをチエツクする。生じていれば。
制御０のチエツクを行う。
■ さらにローカルのベクトル処理装置とリモートのベ
クトル処理装置との間で、バスコンフリクトが生じてい
るか否かをチエツクする。生じていれば、制御■のチエ
ツクを行う。
クトル処理装置との間で、バスコンフリクトが生じてい
るか否かをチエツクする。生じていれば、制御■のチエ
ツクを行う。
■ バンクビジーのチエツク、バスコンフリクトのチエ
ツクに合格したならば、対応するビジー状態を示すフリ
フプフロップ（ＦＦ）をセントする。
ツクに合格したならば、対応するビジー状態を示すフリ
フプフロップ（ＦＦ）をセントする。
■ そしてアクセスする主記憶装置へのアドレスレジス
タ１２のバリッドビットをＯＮにする。
タ１２のバリッドビットをＯＮにする。
■ 同時に現在扱ったＬＶＵのリクエストボートのバリ
ッドビットをＯＦＦにし、このリクエストを解除する。
ッドビットをＯＦＦにし、このリクエストを解除する。
そして２次のリクエストを待つ。
■ リモートのベクトル処理装置との間で、バスコンフ
リクトが生じている場合、そのベクトル処理装置のバン
クがビジーであるか否かを調べる。
リクトが生じている場合、そのベクトル処理装置のバン
クがビジーであるか否かを調べる。
既にビジーになっていれば、アクセス要求を出しておく
ことができるので、制御■以下を行う。
ことができるので、制御■以下を行う。
０ ビジーでない場合には、ローカル側とリモート側と
で同時にリクエストが発生したことになるので、そのど
ちらかだけを、アクセス可にする。
で同時にリクエストが発生したことになるので、そのど
ちらかだけを、アクセス可にする。
そのため１本実施例では、交互にローカル側とリモート
側とを切り換えるポインタを持ち、そのポインタがロー
カル側になっていれば、ローカル側のアクセス要求を取
り上げる。リモート側になっていれば、制御■により、
ホールドする。
側とを切り換えるポインタを持ち、そのポインタがロー
カル側になっていれば、ローカル側のアクセス要求を取
り上げる。リモート側になっていれば、制御■により、
ホールドする。
■〜＠ 制御■、［相］と同様に、リモートのスカラ処
理装置のバンクビジーにより、アクセス可否を決定する
。
理装置のバンクビジーにより、アクセス可否を決定する
。
０〜■ 制御■、［相］と同様に、ローカルのベクトル
処理装置のバンクビジーにより、アクセス可否を決定す
る。ただし、ローカルのスカラ処理装置のバンクがビジ
ーでないとき、ベクトル処理装置側を優先させるか、ス
カラ処理装置側を優先させるかについては、ベクトル処
理装置側とスカラ処理装置側とを交互に切り換えるポイ
ンタを用意し。
処理装置のバンクビジーにより、アクセス可否を決定す
る。ただし、ローカルのスカラ処理装置のバンクがビジ
ーでないとき、ベクトル処理装置側を優先させるか、ス
カラ処理装置側を優先させるかについては、ベクトル処
理装置側とスカラ処理装置側とを交互に切り換えるポイ
ンタを用意し。
それによって切り換える。もちろん、他の手段によって
、優先する側を決定してもよい。
、優先する側を決定してもよい。
■ 現在アクセス不可の場合には、ポートのリクエスト
をホールドする。
をホールドする。
なお２以上は制御内容の例を示したものであり。
時間的順序などは、もちろんこの順番でなくてもよい。
以上の実施例では、ベクトル制御ユニットが２台あり、
それぞれベクトル処理装置とスカラ処理装置とが接続さ
れる例を挙げて説明したが、ヘク。
それぞれベクトル処理装置とスカラ処理装置とが接続さ
れる例を挙げて説明したが、ヘク。
トル制御ユニットが３台以上の場合、また処理装置の数
が異なる場合にも、ポートの数などを変えるだけで同様
に構成することができる。
が異なる場合にも、ポートの数などを変えるだけで同様
に構成することができる。
以上説明したように１本発明によれば１例えばベクトル
処理装置のように、非常に高いスループットを要求され
るような計算機が接続される場合でも、各主記憶制御ユ
ニット間でのプライオリティ取得情報の伝達やそれを管
理するための管理テーブルなどを省略することができ、
比較的簡単な制御で性能のよいマルチプロセッサシステ
ムを実現することができる。
処理装置のように、非常に高いスループットを要求され
るような計算機が接続される場合でも、各主記憶制御ユ
ニット間でのプライオリティ取得情報の伝達やそれを管
理するための管理テーブルなどを省略することができ、
比較的簡単な制御で性能のよいマルチプロセッサシステ
ムを実現することができる。
第１図は本発明の原理説明図。
第２図は本発明の一実施例に係るシステム構成例。
第３図は本発明の一実施例におけるリクエストのフォー
マント例。 第４図は本発明の一実施例に係る優先順位決定回路の例
。 第５図は本発明の一実施例に係る主優先順位制御回路の
制御説明図。 第６図は従来方式によるシステム構成例を示す。 図中、１０−０ないし１０−３は主記憶装置。 １１−０．１１−１は主記憶制御ユニット、１２−０な
いし１２−７はアドレスレジスタ、１３−０．１３−１
は優先順位決定回路、１４−０ないし１４−３はローカ
ルリクエスト用ポート１５−０ないし１５−３はリモー
トリクエスト用ポー１−．１６は制御バス、１７−０な
いし１７−３は処理装置を表す。 ンスラ′ム構へ４月 ＄ ２ 図 °１２ニス回７オーマーｙ）４１’１ 第３図 ４之釆のシステム填へイ列 ＄ ６ 図
マント例。 第４図は本発明の一実施例に係る優先順位決定回路の例
。 第５図は本発明の一実施例に係る主優先順位制御回路の
制御説明図。 第６図は従来方式によるシステム構成例を示す。 図中、１０−０ないし１０−３は主記憶装置。 １１−０．１１−１は主記憶制御ユニット、１２−０な
いし１２−７はアドレスレジスタ、１３−０．１３−１
は優先順位決定回路、１４−０ないし１４−３はローカ
ルリクエスト用ポート１５−０ないし１５−３はリモー
トリクエスト用ポー１−．１６は制御バス、１７−０な
いし１７−３は処理装置を表す。 ンスラ′ム構へ４月 ＄ ２ 図 °１２ニス回７オーマーｙ）４１’１ 第３図 ４之釆のシステム填へイ列 ＄ ６ 図
Claims (1)
- 【特許請求の範囲】 １ないし複数個の主記憶装置（１０）と、複数個の主記
憶制御ユニット（１１）と、複数個の処理装置（１７）
とを備え、前記各処理装置は前記主記憶制御ユニットの
１台を介して前記主記憶装置に接続されている計算機シ
ステムにおいて、 前記処理装置から、その処理装置が接続される前記主記
憶制御ユニットにリクエストが発信されると、他の全主
記憶制御ユニットに対して該リクエストを伝播させ、ま
た他の全主記憶制御ユニットからのリクエストを受け付
ける制御バス（１６）を有し、 前記制御バスを用いて前記各主記憶制御ユニット間でリ
クエスト情報を伝播し合い、前記各主記憶制御ユニット
において全リクエストを同じタイミングにて該各主記憶
制御ユニット内の優先順位決定回路（１３）に投入し、
前記各主記憶制御ユニット間で同期してビジー・チェッ
クを含む制御を行い、 かつ、前記処理装置および任意の前記主記憶装置間で転
送されるデータは、該処理装置が対応する前記主記憶制
御ユニットを経由し、他の主記憶制御ユニットを介さず
に供給されるようにしたことを特徴とするマルチプロセ
ッサ制御方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328259A JPH01169565A (ja) | 1987-12-24 | 1987-12-24 | マルチプロセッサ制御方式 |
| CA000583944A CA1321032C (en) | 1987-12-24 | 1988-11-23 | Multiprocessor control system |
| AU26309/88A AU593180B2 (en) | 1987-12-24 | 1988-11-28 | Multiprocessor control system |
| DE19883887863 DE3887863T2 (de) | 1987-12-24 | 1988-12-16 | Speicherzugriffkontrollsystem für Mehrprozessorsystem. |
| EP88311913A EP0323080B1 (en) | 1987-12-24 | 1988-12-16 | Multiprocessor memory access control system |
| US07/760,821 US5214769A (en) | 1987-12-24 | 1991-09-17 | Multiprocessor control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328259A JPH01169565A (ja) | 1987-12-24 | 1987-12-24 | マルチプロセッサ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169565A true JPH01169565A (ja) | 1989-07-04 |
Family
ID=18208222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328259A Pending JPH01169565A (ja) | 1987-12-24 | 1987-12-24 | マルチプロセッサ制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0323080B1 (ja) |
| JP (1) | JPH01169565A (ja) |
| AU (1) | AU593180B2 (ja) |
| CA (1) | CA1321032C (ja) |
| DE (1) | DE3887863T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132006A1 (ja) * | 2005-06-09 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | メモリ制御装置及びメモリ制御方法 |
| JP2008545187A (ja) * | 2005-06-30 | 2008-12-11 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | マルチプロセッサシステムのためのメモリ配列 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2746527B1 (fr) * | 1996-03-21 | 1998-05-07 | Suisse Electronique Microtech | Dispositif de traitement d'information comportant plusieurs processeurs en parallele |
| CN119440399B (zh) * | 2024-10-09 | 2025-09-26 | 上海芯高峰微电子有限公司 | 处理系统和电子设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153425A (en) * | 1980-01-21 | 1981-11-27 | Cii | Device for superposing transfer phase of consecutive data between several units of data processing system |
| JPS62120566A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1221464A (en) * | 1983-12-26 | 1987-05-05 | Hidehiko Nishida | Data processor system having improved data throughput of multiprocessor system |
| CA1310429C (en) * | 1987-09-19 | 1992-11-17 | Nobuo Uchida | Access priority control system for main storage for computer |
-
1987
- 1987-12-24 JP JP62328259A patent/JPH01169565A/ja active Pending
-
1988
- 1988-11-23 CA CA000583944A patent/CA1321032C/en not_active Expired - Fee Related
- 1988-11-28 AU AU26309/88A patent/AU593180B2/en not_active Ceased
- 1988-12-16 DE DE19883887863 patent/DE3887863T2/de not_active Expired - Fee Related
- 1988-12-16 EP EP88311913A patent/EP0323080B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153425A (en) * | 1980-01-21 | 1981-11-27 | Cii | Device for superposing transfer phase of consecutive data between several units of data processing system |
| JPS62120566A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132006A1 (ja) * | 2005-06-09 | 2006-12-14 | Matsushita Electric Industrial Co., Ltd. | メモリ制御装置及びメモリ制御方法 |
| JPWO2006132006A1 (ja) * | 2005-06-09 | 2009-01-08 | 松下電器産業株式会社 | メモリ制御装置及びメモリ制御方法 |
| JP4693843B2 (ja) * | 2005-06-09 | 2011-06-01 | パナソニック株式会社 | メモリ制御装置及びメモリ制御方法 |
| JP2008545187A (ja) * | 2005-06-30 | 2008-12-11 | アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ | マルチプロセッサシステムのためのメモリ配列 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3887863D1 (de) | 1994-03-24 |
| EP0323080B1 (en) | 1994-02-16 |
| EP0323080A3 (en) | 1990-05-23 |
| EP0323080A2 (en) | 1989-07-05 |
| AU593180B2 (en) | 1990-02-01 |
| AU2630988A (en) | 1989-07-06 |
| DE3887863T2 (de) | 1994-05-19 |
| CA1321032C (en) | 1993-08-03 |
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