JPS62120566A - マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式 - Google Patents
マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式Info
- Publication number
- JPS62120566A JPS62120566A JP26086085A JP26086085A JPS62120566A JP S62120566 A JPS62120566 A JP S62120566A JP 26086085 A JP26086085 A JP 26086085A JP 26086085 A JP26086085 A JP 26086085A JP S62120566 A JPS62120566 A JP S62120566A
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- mcu
- access
- mcus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のＭＣＵをもつマルチ・プロセッサ・システムにお
いて、ＭＣＵ間の主記憶アクセス競合を。
いて、ＭＣＵ間の主記憶アクセス競合を。
ＭＳＵ内バ内タンク合のみに限定して、主記憶アクセス
を高速化する。
を高速化する。
本発明はデータ処理装置に係わり、特に１つのシステム
に複数の主記憶制御装置（ＭＣＵ）を設けたマルチ・プ
ロセッサ・システムにおける高速主記憶アクセス制御方
式に関する。
に複数の主記憶制御装置（ＭＣＵ）を設けたマルチ・プ
ロセッサ・システムにおける高速主記憶アクセス制御方
式に関する。
第４図に２本発明が対象とする従来の一般的なマルチ・
プロセッサ・システムの構成例を示す。
プロセッサ・システムの構成例を示す。
図において、１０ないし１３はそれぞれＭＳＵ−〇ない
しＭＳＵ−３で表される主記憶装置、１４および１５は
それぞれＭＣＵ−０およびＭＣＵ−１で表される記憶制
御装置、１６ないし１９はそれぞれＣＰＵ−０ないしＣ
ＰＵ−３で表される中央処理装置、２０および２２はそ
れぞれＣＨＰ−０およびＣＨＰ−１で表されるチャネル
処理装置、２１および２３は各複数のチャネル、２４お
よび２６はそれぞれ５ｖｐ−ｏおよび５ｖｐ−ｉで表さ
れるサービス・プロセッサ、２５および２７はそれぞれ
５ＣＩ−０および５ＣＩ−１で表されるシステム・コン
トロール・インタフェースを表す。
しＭＳＵ−３で表される主記憶装置、１４および１５は
それぞれＭＣＵ−０およびＭＣＵ−１で表される記憶制
御装置、１６ないし１９はそれぞれＣＰＵ−０ないしＣ
ＰＵ−３で表される中央処理装置、２０および２２はそ
れぞれＣＨＰ−０およびＣＨＰ−１で表されるチャネル
処理装置、２１および２３は各複数のチャネル、２４お
よび２６はそれぞれ５ｖｐ−ｏおよび５ｖｐ−ｉで表さ
れるサービス・プロセッサ、２５および２７はそれぞれ
５ＣＩ−０および５ＣＩ−１で表されるシステム・コン
トロール・インタフェースを表す。
各ＣＰＵ、ＣＨＰは、それぞれ実線で示すようにＭＣＵ
−０とＭＣＵ−１の双方にケーブル接続されており、い
ずれに対しても主記憶アクセス要求を発信できるように
なっている。
−０とＭＣＵ−１の双方にケーブル接続されており、い
ずれに対しても主記憶アクセス要求を発信できるように
なっている。
これに対してＭＣＵとＭＳＵ間の接続は制限されており
、ＭＣＵ−ＱからはＭＳＵ−ＱおよびＭＳＵ−１にアク
セスが可能であり、ＭＣＵ−１からはＭＳＵ−２および
ＭＳＵ−３にアクセスが可能となっている。
、ＭＣＵ−ＱからはＭＳＵ−ＱおよびＭＳＵ−１にアク
セスが可能であり、ＭＣＵ−１からはＭＳＵ−２および
ＭＳＵ−３にアクセスが可能となっている。
またＭＳＵとＭＣＵ間に破線で示されている装置間ケー
ブルは、システムの高信鯨性およびシステム構築の柔軟
性を目的として設けられているものであるが、２台のＭ
ＣＵ （ＭＣＵ−０，、ＭＣＵ−１）が一つのシステム
の中で動作するマルチ・プロセッサ・システムでは、実
際上使用されることがない。
ブルは、システムの高信鯨性およびシステム構築の柔軟
性を目的として設けられているものであるが、２台のＭ
ＣＵ （ＭＣＵ−０，、ＭＣＵ−１）が一つのシステム
の中で動作するマルチ・プロセッサ・システムでは、実
際上使用されることがない。
これは、主記憶アクセスの制御を簡単化するためである
が、その結果、以下のような欠点が顕著になってきてい
る。
が、その結果、以下のような欠点が顕著になってきてい
る。
ｕ）ＣＰＵ及びＣＨＰの主記憶アクセス要求が。
例えば１台のＭＳＵに片寄ると、性能の低下が著しくな
る。
る。
特に近年のメモリ素子の高密度化によって。
ＭＳＵ１台当たりの記憶容量が大幅に増加したため、こ
のような片寄りの確率が高くなっている。
のような片寄りの確率が高くなっている。
（２）最近、ＣＰＵおよびＣＨＰの高速化に対応して、
主記憶アクセスの高速化を計るため、 ＭＣＵにそれぞ
れの要求元ごとに複数のアクセス要求をキューイングす
る方式が考えられているが。
主記憶アクセスの高速化を計るため、 ＭＣＵにそれぞ
れの要求元ごとに複数のアクセス要求をキューイングす
る方式が考えられているが。
第４図におけるＣＰＵおよびＣＨＰは、主記憶アクセス
のアドレスに対応するＭＳＵに接続されている一方のＭ
ＣＵにのみアクセス要求を送出するため、一つの要求元
の一連のアクセス要求が２台のＭＣＵに分散され、要求
元単位のアクセス順序制御が困難となる。
のアドレスに対応するＭＳＵに接続されている一方のＭ
ＣＵにのみアクセス要求を送出するため、一つの要求元
の一連のアクセス要求が２台のＭＣＵに分散され、要求
元単位のアクセス順序制御が困難となる。
上述したように、複数のＭＣＵをもつ従来のマルチ・プ
ロセッサ・システムでは、各ＭＣＵが受は持つＭＳＵが
きまっているため、特定のＭＣＵへのアクセス要求の片
寄りによるアクセス効率の低下や、アクセス順序の管理
の困難化などの問題があった。
ロセッサ・システムでは、各ＭＣＵが受は持つＭＳＵが
きまっているため、特定のＭＣＵへのアクセス要求の片
寄りによるアクセス効率の低下や、アクセス順序の管理
の困難化などの問題があった。
このためには、各ＭＣＵにおけるアクセス負荷をできる
だけ均等化し、また一つのアクセス要求元が発行する一
連のアクセス要求は、同じＭＣＵで受は付けられること
が望ましい。
だけ均等化し、また一つのアクセス要求元が発行する一
連のアクセス要求は、同じＭＣＵで受は付けられること
が望ましい。
本発明は、ＣＰＵおよびＣＨＰと、ＭＣＵとの対応関係
を明確にし、１台のＣＰＵまたはＣＨＰからの主記憶ア
クセス要求は、対応する１台のＭＣＵのみが受は付け、
主記憶アクセスの制御を行う。
を明確にし、１台のＣＰＵまたはＣＨＰからの主記憶ア
クセス要求は、対応する１台のＭＣＵのみが受は付け、
主記憶アクセスの制御を行う。
またその場合、他のＭＣＵは、そのアクセス要求に対す
るオペレーション・コードおよび主記憶アドレスの一部
（バンク番号を指定する部分）を受は取る。
るオペレーション・コードおよび主記憶アドレスの一部
（バンク番号を指定する部分）を受は取る。
ＭＣＵは、ＭＳＵに対する主記憶アクセスの起動条件と
して、対応するバンクのビジー・フラグがオフであるこ
とを確認する。
して、対応するバンクのビジー・フラグがオフであるこ
とを確認する。
この存在確認は、他のＭＣＵに対応するＣＰＵおよびＣ
ＨＰから受は取った上記アドレスの一部と主記憶アクセ
スのアドレスの一部とを、オペレーション・コードを参
照しながら比較することによって得られる。
ＨＰから受は取った上記アドレスの一部と主記憶アクセ
スのアドレスの一部とを、オペレーション・コードを参
照しながら比較することによって得られる。
同一バンクに対するアクセスが他のＭＣＵにも存在する
場合には、それらのＭＣＵが同時に同一バンクに対する
アクセスを起動しないようにするため、予め各ＭＣＵに
排他的なサイクルを与えておき、各ＭＣＵは与えられて
いるサイクルに対応するバンクのビジー・フラグがオフ
であることを確認してアクセスの起動を行うように制御
する。
場合には、それらのＭＣＵが同時に同一バンクに対する
アクセスを起動しないようにするため、予め各ＭＣＵに
排他的なサイクルを与えておき、各ＭＣＵは与えられて
いるサイクルに対応するバンクのビジー・フラグがオフ
であることを確認してアクセスの起動を行うように制御
する。
第１図は、上述した本発明の原理的構成を例示的な手段
を用いて示したものである。図示の構成は、第４図に示
されている従来のマルチ・プロセッサ・システムを改良
したものとして示しである。
を用いて示したものである。図示の構成は、第４図に示
されている従来のマルチ・プロセッサ・システムを改良
したものとして示しである。
したがって、参照番号１０ないし２７で表されている構
成要素は１両図において共通に用いられる。
成要素は１両図において共通に用いられる。
しかし、ＭＣＵ−０はＣＰＵ−０，ＣＰＵ−１゜ＣＨＰ
−０からのアクセス要求のみを受は付け。
−０からのアクセス要求のみを受は付け。
ＭＣＵ−１はＣＰＵ−２，ＣＰＵ−３，ＣＨＰ−１から
のアクセス要求のみを受付ける。またＭＣＵ−０，ＭＣ
Ｕ−１は、ともにＭＳＵ−０ないしＭＳＵ−３の任意の
バンクをアクセスすることができる。
のアクセス要求のみを受付ける。またＭＣＵ−０，ＭＣ
Ｕ−１は、ともにＭＳＵ−０ないしＭＳＵ−３の任意の
バンクをアクセスすることができる。
第１図において、新たに示されているＭＣＵ−Ｏおよび
ＭＣＵ−１内の構成要素は次の通りである。
ＭＣＵ−１内の構成要素は次の通りである。
１４１．１５１：ポートＡ
１４２．１５２：ポートＢ
１４３．１５３：優先順位回路
１４４．１５４：ビジー・フラグ
１４５．１５５：パイプライン
なお本図は、主記憶アクセスの起動に関する構成を示し
たもので、読み出しデータのパス（ＭＳＵ−ＭＣＵ−Ｃ
ＰＵ／ＣＨＰ）は１本発明の主旨に関係がないので省い
である。以下、第１図について説明する。
たもので、読み出しデータのパス（ＭＳＵ−ＭＣＵ−Ｃ
ＰＵ／ＣＨＰ）は１本発明の主旨に関係がないので省い
である。以下、第１図について説明する。
例えば、ｃｐｕ−ｏが主記憶アクセスを必要とする場合
、そのアクセス要求は、ＭＣＵ−０の複数個のポートＡ
のいずれかに受は付ける。（同様に、ＣＰＵ−２のアク
セス要求は、ＭＣＵ−１のポートＡのいずれかに受は付
ける）。
、そのアクセス要求は、ＭＣＵ−０の複数個のポートＡ
のいずれかに受は付ける。（同様に、ＣＰＵ−２のアク
セス要求は、ＭＣＵ−１のポートＡのいずれかに受は付
ける）。
それと同時に、そのアクセス要求情報の一部であるオペ
レーション・コードおよび主記憶アドレスの一部は、Ｍ
ＣＵ−１のポートＢの対応する一つ（ＭＣＵ−０のポー
トＡに対応するもの）にセットされる。
レーション・コードおよび主記憶アドレスの一部は、Ｍ
ＣＵ−１のポートＢの対応する一つ（ＭＣＵ−０のポー
トＡに対応するもの）にセットされる。
これはまた、ＣＰＵ−２，ＣＰＵ−３およびＣＨＰ−１
の主記憶アクセス要求を受は付けるＭＣＵ−１のポート
Ａに存在する情報の一部がＭＣＵ−０のポートＢにセッ
トされることを意味する。
の主記憶アクセス要求を受は付けるＭＣＵ−１のポート
Ａに存在する情報の一部がＭＣＵ−０のポートＢにセッ
トされることを意味する。
ＭＣＵ−０のポートＡにある主記憶アクセス要求は、優
先順位決定制御を行う優先順位回路によって、優先順位
が最も高い１個のみが選択され。
先順位決定制御を行う優先順位回路によって、優先順位
が最も高い１個のみが選択され。
対応するＭＳＵにそのアクセス要求が送出される。
またその情報は、パイプラインにセットされる。
これと同時に、起動したＭＳＵ内のバンクに対応する両
方のＭＣＵのバンクのビジー・フラグをオンにし、メモ
リ素子の特性によって決まる一部サイクル後にオフにす
る。
方のＭＣＵのバンクのビジー・フラグをオンにし、メモ
リ素子の特性によって決まる一部サイクル後にオフにす
る。
優先順位回路では、以下の事項（（１）〜（３））がＡ
ＮＤ条件でチェックされ、特定の一個が選択される。
ＮＤ条件でチェックされ、特定の一個が選択される。
（１） 主記憶アドレスに対応するバンクのビジー・
フラグがオフであること。
フラグがオフであること。
（２）主記憶アドレスの一部が、ポートＢに保持されて
いる全てのアドレスと一致しないこと。
いる全てのアドレスと一致しないこと。
またポートＢのいずれかとアドレスが一致している場合
には、そのＭＣＵに与えられているサイクルであること
。
には、そのＭＣＵに与えられているサイクルであること
。
（３） （１）及び（２）の条件を満足する主記憶ア
クセスが複数個存在する場合には、予め定められている
優先順位の最も高いアクセスであること。
クセスが複数個存在する場合には、予め定められている
優先順位の最も高いアクセスであること。
本発明によれば、アクセス要求元の各ＣＰＵやＣＨＰは
、それぞれのアクセス要求を複数のＭＣＵのうちの予め
定められた１台のみによって受は付は可能にされる。し
たがってたとえばアクセス要求受は付は用のボートを各
要求元ごとに複数個ずつ設けることによりキュー管理す
るなどの方法で３個々のアクセス要求元単位でのアクセ
ス順序性の制御は容易となる。
、それぞれのアクセス要求を複数のＭＣＵのうちの予め
定められた１台のみによって受は付は可能にされる。し
たがってたとえばアクセス要求受は付は用のボートを各
要求元ごとに複数個ずつ設けることによりキュー管理す
るなどの方法で３個々のアクセス要求元単位でのアクセ
ス順序性の制御は容易となる。
また、各ＭＣＵは全てのＭＳＵにアクセス可能にされ、
各ＭＣＵ間のアクセス競合は、バンク単位に判定され、
さらにアクセス競合発生時にはＭＣＵ固有のサイクルで
あるかどうかで迅速にアクセス権が決定されるため、と
ジーによるアクセス待ちを最小限に抑えることができる
。
各ＭＣＵ間のアクセス競合は、バンク単位に判定され、
さらにアクセス競合発生時にはＭＣＵ固有のサイクルで
あるかどうかで迅速にアクセス権が決定されるため、と
ジーによるアクセス待ちを最小限に抑えることができる
。
次に第１図に示されている本発明の構成の詳細を実施例
にしたがって説明する。
にしたがって説明する。
第２図は、第１図のＭＣＵ−０およびＭＣＵ−１に、同
一バンク（ｎ）を指定する主記憶アクセスが存在する場
合に、各ＭＣＵに主記憶アクセスが可能なサイクルを検
出させるために優先順位回路（１４３，１５３）内に設
けられるＭＣＵ優先サイクル検出回路の１実施例である
。
一バンク（ｎ）を指定する主記憶アクセスが存在する場
合に、各ＭＣＵに主記憶アクセスが可能なサイクルを検
出させるために優先順位回路（１４３，１５３）内に設
けられるＭＣＵ優先サイクル検出回路の１実施例である
。
図において、２８はサイクルに同期して四つの状態を遷
移する２ビツトの優先サイクルカウンタであり、２９は
優先サイクルカウンタ２８の出力をＭＣＵのｉＤ値にし
たがって検出するデコーダである。
移する２ビツトの優先サイクルカウンタであり、２９は
優先サイクルカウンタ２８の出力をＭＣＵのｉＤ値にし
たがって検出するデコーダである。
信号“＋ＭＣＵ ｉＤ”はあらかじめ固定的に与えら
れるものであり、たとえば、ＭＣＵ−０では、“０”、
ＭＣＵ−１では“１”が与えられる。
れるものであり、たとえば、ＭＣＵ−０では、“０”、
ＭＣＵ−１では“１”が与えられる。
優先サイクルカウンタ２８からは、サイクルごとに“０
０″、”ｏｉ’″、′１０″、″１１”の順に状態出力
が生じ、デコーダ２９は、＋ＭＣＵｉＤ信号がＭＣＵ−
０を示す“０”の値の場合に、“００”を検出して優先
サイクルイネーブル信号出力を“１”にし、また＋ＭＣ
ＵｉＤ信号がＭＣＵ−１を示す“１”の値の場合に、“
１０”を検出して、優先サイクルイネーブル信号出力を
“１″にする。
０″、”ｏｉ’″、′１０″、″１１”の順に状態出力
が生じ、デコーダ２９は、＋ＭＣＵｉＤ信号がＭＣＵ−
０を示す“０”の値の場合に、“００”を検出して優先
サイクルイネーブル信号出力を“１”にし、また＋ＭＣ
ＵｉＤ信号がＭＣＵ−１を示す“１”の値の場合に、“
１０”を検出して、優先サイクルイネーブル信号出力を
“１″にする。
この優先サイクルイネーブル信号が“１”のとき、ポー
トＡの主記憶アドレスの一部と一致するアドレスがポー
ト已にあっても、主記憶に対するアクセスの起動が可能
にされる。
トＡの主記憶アドレスの一部と一致するアドレスがポー
ト已にあっても、主記憶に対するアクセスの起動が可能
にされる。
第３図は、第１図におけるＭＣＵ−０およびＭｃｕ−１
に、同一バンク（ｎ）を指定する主記憶アクセスが存在
する場合の動作例を、タイムチャートで表したもので、
ＭＣＵ−０およびＭＣＵ−１の優先順位決定制御シーケ
ンスを示している。
に、同一バンク（ｎ）を指定する主記憶アクセスが存在
する場合の動作例を、タイムチャートで表したもので、
ＭＣＵ−０およびＭＣＵ−１の優先順位決定制御シーケ
ンスを示している。
本図では、ＭＣＵ−０に対する優先サイクルカウンタ値
を００”、ＭＣＵ−１に対する優先サイクルカウンタ値
を１０”に設定されている。
を００”、ＭＣＵ−１に対する優先サイクルカウンタ値
を１０”に設定されている。
ＭＣＵ−０またはＭＣＵ−１のどちらが先行して主記憶
アクセスを起動するかについては、主記憶アクセス要求
を受は付けた後、優先サイクルカウンタ値の００”と１
０″とのどちらが先にネ食出されるかによる。
アクセスを起動するかについては、主記憶アクセス要求
を受は付けた後、優先サイクルカウンタ値の００”と１
０″とのどちらが先にネ食出されるかによる。
本図の例では、優先サイクルカウンタ値”ｏ。
”が先に検出されたため、ＭＣＵ−０が先行して主記憶
アクセスを起動している。
アクセスを起動している。
ＭＣＵ−１側のバンクのビジー・フラグ（ｎ）は、１サ
イクル遅れてセットされるが、優先サイクルカウンタ値
が“１０”になる時点ではオンになっているため、ＭＣ
Ｕ−１側の同一バンクに対する主記憶アクセスは抑止さ
れる。
イクル遅れてセットされるが、優先サイクルカウンタ値
が“１０”になる時点ではオンになっているため、ＭＣ
Ｕ−１側の同一バンクに対する主記憶アクセスは抑止さ
れる。
ＭＣＵ−１側のバンク（ｎ）に対する主記憶アクセスの
起動は、ＭＣＵ−０によってバンクのビジー・フラグ（
ｎ）がリセットされた後に行われる。
起動は、ＭＣＵ−０によってバンクのビジー・フラグ（
ｎ）がリセットされた後に行われる。
本発明を従来技術と比較した場合、複数のＭＣＵが一つ
のシステムの中で動作するマルチ・プロセッサ・システ
ムにおいて。
のシステムの中で動作するマルチ・プロセッサ・システ
ムにおいて。
（１）ＣＰＵおよびＣＨＰの主記憶アクセスが特定のＭ
ＳＵに片寄っても、バンクが異なっていれば高速処理す
る。
ＳＵに片寄っても、バンクが異なっていれば高速処理す
る。
（２）１台のＣＰＵまたはＣＨＰに対応するボートを複
数個持って、主記憶アクセスのキューイングを行うこと
による高速処理を可能とする効果をもつ。
数個持って、主記憶アクセスのキューイングを行うこと
による高速処理を可能とする効果をもつ。
第１図は本発明の原理的構成図、第２図は優先サイクル
検出回路の１実施例構成図、第３図はＭＣＵの優先順位
決定制御シーケンスを示すタイムチャート第４図は従来
の一般的なマルチ・プロセッサ・システムの構成図であ
る。 第１図中。 １０〜１３：主記憶装置 ＭＳＵ−０−ＭＳＵ−３１４
，１５：記憶制御装置 ＭＣＵ−０、ＭＣＵ−１１６〜
１９：中央処理装置 ｃｐｕ−ｏ〜ＣＰＵ−３２０，２
２：チャネル処理装置 ＣＨＰ−０、ＣＨＰ−１１４１
，１５１：ボートＡ １４２．１５２：ポートＢ １４３、ｔｓ３：優先順位回路 １４４．１５４：ビジー・フラグ １４５．１５５：パイプライン ・漬ＥプイクｊしｐＬホ、回シ貧３雀Ａ列不冑１玩第
２Ｉ２１
検出回路の１実施例構成図、第３図はＭＣＵの優先順位
決定制御シーケンスを示すタイムチャート第４図は従来
の一般的なマルチ・プロセッサ・システムの構成図であ
る。 第１図中。 １０〜１３：主記憶装置 ＭＳＵ−０−ＭＳＵ−３１４
，１５：記憶制御装置 ＭＣＵ−０、ＭＣＵ−１１６〜
１９：中央処理装置 ｃｐｕ−ｏ〜ＣＰＵ−３２０，２
２：チャネル処理装置 ＣＨＰ−０、ＣＨＰ−１１４１
，１５１：ボートＡ １４２．１５２：ポートＢ １４３、ｔｓ３：優先順位回路 １４４．１５４：ビジー・フラグ １４５．１５５：パイプライン ・漬ＥプイクｊしｐＬホ、回シ貧３雀Ａ列不冑１玩第
２Ｉ２１
Claims (1)
- 【特許請求の範囲】 複数のＣＰＵと、複数のチャネルを制御するＣＨＰと、
複数のＭＳＵと、ＭＳＵに対する主記憶アクセスおよび
ＣＰＵとＣＨＰ間のインタフェースを制御する複数のＭ
ＣＵ等で構成され、任意の１台のＭＣＵから全ＭＳＵに
アクセスを可能となるパスが設けられているマルチ・プ
ロセッサ・システムにおいて、複数のＭＣＵに、個別に
全ＭＳＵのバンクの状態を監視するビジー・フラグを設
け、 ＣＰＵまたはＣＨＰがＭＳＵに主記憶アクセスを要求す
る場合、対応するＭＣＵに処理上必要な全情報を送出す
るが、他ＭＣＵに対してもアクセスの内容を指定するオ
ペレーション・コードおよびアドレスの一部を送り、 ＭＣＵは、アクセス要求に対応するバンクのビジー・フ
ラグがオフであり、かつ他ＭＣＵに同一バンクに対する
アクセス要求が存在しないとき、ＭＳＵに対するアクセ
スを起動し、起動後は全ＭＣＵの対応するビジー・フラ
グの制御を行い、各ＭＣＵには、あらかじめＭＣＵ間で
重ならない固有のサイクルをそれぞれ割当て、複数のＭ
ＣＵが同一バンクに対するアクセス要求を持つ場合には
、あらかじめ各ＭＣＵに割り当てられているサイクルで
ビジー・フラグがオフであるＭＣＵが、ＭＳＵに対する
アクセスを起動することを特徴とするマルチ・プロセッ
サ・システムにおける高速主記憶アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26086085A JPS62120566A (ja) | 1985-11-20 | 1985-11-20 | マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26086085A JPS62120566A (ja) | 1985-11-20 | 1985-11-20 | マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120566A true JPS62120566A (ja) | 1987-06-01 |
Family
ID=17353759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26086085A Pending JPS62120566A (ja) | 1985-11-20 | 1985-11-20 | マルチ・プロセツサ・システムにおける高速主記憶アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169565A (ja) * | 1987-12-24 | 1989-07-04 | Fujitsu Ltd | マルチプロセッサ制御方式 |
| JPH01288945A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | エラー回復制御装置 |
-
1985
- 1985-11-20 JP JP26086085A patent/JPS62120566A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169565A (ja) * | 1987-12-24 | 1989-07-04 | Fujitsu Ltd | マルチプロセッサ制御方式 |
| JPH01288945A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | エラー回復制御装置 |
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