JPH01170109A - 線形積分回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は相補型ＭＯ３形トランジスタを用い、入力電圧
に関して直線的に変化する出力電圧を提供するように、
構成された電圧積分回路に関するものである。

従来の技術 近年集積回路設計において、ＭＯ３Ｏ３形ンジスタが多
数利用されるようになってきた。特にＭＯ８形トランジ
スタがアナログ回路に応用されるようになるので、ＭＯ
３Ｏ３形ンジスタを用いた積分回路が必要となる。しか
し、ＭＯ８形トランジスタを用いた積分回路は入力電圧
に対して二乗特性となり、二乗形積分回路となる。

以下に従来の積分回路について説明する。

第３図は従来の積分回路の回路図であり、入力電圧（以
後ＶＩＮとする）を抵抗３１．３２で分割し、ＭＯ３形
トランジスタ３３にバイアスを与え、積分用のコンデン
サ３４で帰還結合されたオペアンプ３５の負入力に対し
、入力端子３６からＭＯ８形トランジスタ３３を通じて
入力信号ＶＩＮを与える。そして、出力電圧ＶＯＵＴは
出力端子に取出す。なお端子３８は接地端子である。

第３図のＭＯ３Ｏ３形ンジスタを用いた積分回路では、
ＭＯ８形トランジスタ３３のソースとドレイン間に流れ
る電流を！ｂとすると、その電流は次の様に表される。

Ｒ１，Ｒ２は抵抗３１．３２の抵抗値、ｋはＭＯ８形ト
ランジスタ３３の物理定数、ＶＴｐはＭＯ８形トランジ
スタ３３のスレッショルド電圧である。

この回路による積分された電圧は ・・・・・・■ であり、ここで、Ｃはコンデンサ３４の容量、ｔは入力
信号ＶＩＮの印加時間である。例として、ｋ＝３０Ｘ１
０−’Ａ／Ｖ２．Ｃ＝１０ｕＦ。

Ｒ＋　＝Ｒ２＝ＩＫＱ、ＶＩＮ＝５Ｖ、ＶＴ＝−ＩＶ。

１＝１秒とすると、Ｖ（ｌＵＴ＝　５．０６　Ｖとなる
。　（１）式によると電流は電圧に対し、二重特性であ
る。

従って０式における出力電圧ｖｏｕｔも入力信号ＶＩＮ
に対し二乗特性である。また上の説明はＭＯ８形トラン
ジスタ３３が飽和領域で動作する範囲にあることを前提
にしたものである。

発明が解決しようとする問題点 しかしながら、従来の構成ではＭＯ８形トランジスタを
流れる電流が入力電圧に対し二乗特性であるために、出
力電圧Ｖ　０１ｌＴが入力電圧ＶＩＮに比例しないとい
う問題点を有していた。本発明は上記従来の問題点を解
決するもので、入力電圧に対し比例特性である出力電圧
を供給することのできる積分回路を提供することを目的
とする。

問題点を解決するための手段 この目的を達成するために本発明の積分回路はＶＩＮに
対して二次関数の特性を持ったＭＯ３形トランジスタに
直列に同じく二次関数の特性を持ちＶＩＮの二乗項だけ
を相殺するようにトランジスタ定数を決定したもう一つ
の回路を設けて、前者の回路の電流の二乗成分をバイパ
スして負荷に線形電流を供給するようにする。

作用 この構成によってＶＩＮに対して一次関数で変化する特
性を持つ積分回路を提供することにより、各種応用回路
例えば遅延回路や発振回路、二重積分Ａ／Ｄ変換回路に
おいてより普遍的な回路構成が可能となり、より回路設
計が容易になる。

実施例 以下発明の一実施例について図面を参照しながら説明す
る。

第１図は本発明の実施例における線形積分回路を示すも
のである。第１図で、１はＰ−ＭＯ８形トランジスタ、
２はＮ−ＭＯ８形トランジスタ、３はコンデンサ、４は
オペアンプ、５はオペアンプの正入力端子、６はオペア
ンプの負入力端子、７はオペアンプの出力端子、８はこ
の積分回路を正常に働かせるためのバイアス電源、９は
入力端子、１０は接地端子である。

次に、第１図の回路において、入力端子９から供給され
る入力電圧ＶＩＮに対して一次関数の特性を持つ電圧積
分回路であることを説明する。

Ｎ−ＭＯ３形トランジスタ１の電流は次式で表される。

１　ｂ＋　＝　ｋｒ’　（Ｗ／　Ｌ　）＋（−ＶＩＮ　
−Ｖｔｐ）”・・・・・・■ Ｐ−ＭＯ８形トランジスタも同じく 夏ｂ　２＝　　ｋｎ’　　（Ｗ／　Ｌ）２（ＶＩＮ　　
　Ｖｙｎ）’・・・・・・■ ここでに、’、ｋｐ’はＭＯ８形トランジスタの物理定
数、（Ｗ／Ｌ）＋、（Ｗ／Ｌ）２はＭＯＳ形トランジス
タのアスペクト比、（Ｗはゲート幅、ｌＩ−チャネル長
）、ｖ、、、ＶＴｐはスレッショルド電圧である。さて
コンデンサ３に流れ込む積分電流は１ｏ＝Ｉｂ＋　　Ｉ
ｂ２であるので ｉ　ｏ　＝（ｋ　ｐ区Ｗ／Ｌ）＋−ｋｎ’（Ｗ／Ｌ）ｔ
）ＶＩＮ”＋　　２　（ｋ　ｐ’（Ｗ　／　Ｌ　）Ｉ　
ＶＴＩＩＩ＋　ｋ　、’（Ｗ／　Ｌ　）２　Ｖｔｎ）Ｖ
　ＩＮ＋（ｋｐ’（Ｗ／　Ｌ）＋Ｖｙｐ２ −ｋｎ’（Ｗ／Ｌ）ｔＶｔｎ’）　　　　　　・・−・
−（５）ここでゲート寸法を ｋｐ’（Ｗ／Ｌ）＋＝ｋｎ’（Ｗ／Ｌ２）ＥＫ　−（６
）とすると １ｏ＝２Ｋ（Ｖｉｎ−ＶＴｐ）ＶＩＮ 十Ｋ　（Ｖ　ｔｐ”　−Ｖ　Ｔａ２）　　・・・＝σ）
となり、入力電圧ＶＩＮに対して一次関数である。

Ｑはコンデンサ３に充放電される電荷である。

従って式（７）と（８）とより ・・・・・・（９） となる。ここでＴは積分する時間である。式（１２）か
られかるように、出力電圧ＶＯＵＴは入力電圧ＶＩＮの
一次式となる。また、入力電圧ＶＩＮは接地端子の電圧
に対し正である。また、 （ＶＴｎ−ＶＴｐ）　モ正、Ｃも正、ｔも正であるため
、出力電圧ＶＯＵＴは負の電圧しかとれない。

以上のように本実施例によれば二乗項をバイパスするＮ
−ＭＯ８形トランジスタを付加したことにより線形積分
電圧を提供することができる。

第２図は本発明の他の実施例における線形積分回路の回
路図を示す。１１．１２，１３．１４はＭＯ８形トラン
ジスタに抵抗分割された電圧を入力する抵抗である。こ
の回路における電流の式はＫｎ（Ｗ／Ｌり ・・・・・・（ｌＯ） となり ・・・・・・（１１） の時に１０は １ｏ＝ ＋　Ｋ（Ｖｉｐ２Ｖｉｎ”）　　−”（１２）となり、
積分出力は ｖｏｕＴ＝ し ・Ｔ　　　　・・・・・・（１３） である。これは入力電圧ＶＩＮに対し一次関数で表され
る積分電圧を出力する。ただしＭＯ８形トランジスタは
飽和領域であることが必要である。この本実施例によれ
ば、抵抗１１，１２，１３．１４の各抵抗値を選ぶこと
ができさらに設計の幅が広がる。

発明の効果 本発明によると、電流の二乗特性をバイパスするＭＯ８
形トランジスタを設けた事により、入力電圧に比例した
出力電圧を取り出すことができ、さらに、抵抗を付加し
たことにより、回路設計の幅が広がる優れた線形積分回
路を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における線形積分回路図、第
２図は本発明の他の実施例における線形積分回路図、第
３図は従来の積分回路の回路図である。 １・・・・・・Ｐ−ＭＯ８形トランジスタ、２・・・・
・・Ｎ−ＭＯ８形トランジスタ、３・・・・・・コンデ
ンサ、４・・・・・・オペアンプ、５・・・・・・正入
力端子、６・・・・・・負入力端子、７・・・・・・出
力端子、８・・・・・・バイアス電源、９・・・・・・
入力端子、１０・・・・・・接地端子、１１．１２゜１
３．１４・・・・・・抵抗。 代理人の氏名　弁理士　中尾敏男　ほか１名／−Ｐ−Ｍ
Ｏ３Ｙ３）う〉ジスタ ２−−−Ｎ−ＭＯ５形トランジスタ ３−−コンデンサ ６−−−員出力Ｓ子 ７−−−出力瑞チ １１−一一抵我。 １２−ｍ−抵抗 第２図　　　　　　　１３−括坑 ｌ４−−一抵、杭。

Claims (1)

【特許請求の範囲】
1. 相補型ＭＯＳトランジスタの互いのゲートを各他方のソ
   ースに結合し、一方の前記ソースから入力し、同相補型
   ＭＯＳトランジスタの共通ドレインをコンデンサによる
   帰還結合演算増幅器の帰還入力部に結合したことを特徴
   とする線形積分回路。