JPH01170215A - 多相クロック生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は基本クロックに基づいて互いに所定時間遅延
した多相クロックを生成する多相クロック生成装置に関
するものである。

〔従来の技術〕

従来の多相クロック生成装置を第５図及び第６図に示す
。図においてｌａは１段目のＤフリップフロップ、１ｂ
は２段目のＤフリップフロップ１ｃは３段目のＤフリッ
プフロップ、１ｄは４段目のＤフリップフロラフであり
、当該Ｄフロップ。

フロップは生成するクロックの数に応じた数だけ従属接
続されている。例えば第５図に示す如（、４相のクロッ
クを生成するには４個のＤフリップフロップが接続され
ている。上記１段目のＤフリップフロ・７プｌａの論理
出力端子（以下Ｑ端子と記す）は２段目（後段）のＤフ
リップフロップ１ｂのステアリング入力端子（以下り端
子と記す）に接続され、２段目のＤフリップフロップ１
ｂのＱ端子は３段目（後段）のＤフリップフロップＩＣ
ＯＤ端子に接続され、３段目のＤフリップフロップＩＣ
のＱ端子は４段目（後段）のＤフリップフロップｌｄの
Ｄ端子に接続され、−４段目のＤフリップフロップｌｄ
のＱ端子は１段目のＤ端子に接続される。クロック発生
回路（図示せず）からの基本クロック信号が各段のＤフ
リップフロップｌａ，ｌｂ，ｌｃ，ｌｄのりｏ，り入力
端子（以下Ｃ端子と記す）に入力され、またリセット信
号が１段目乃至３段目のＤフリップフロップｌａ、ｌｂ
、ｌｃのリセット端子（以下Ｒ端子と記す）及び４段目
のＤフリップフロップ１ｄのプリセット端子（以下Ｓ端
子と記す）に入力されている。

次に動作について説明する。なお、Ｈレベルの信号を“
１”、Ｌレベルの信号を“０”として表わす。第６図に
示す如く、まずリセット信号が入力されると、１段目乃
至３段目のＤフリップフロップｌａ、ｌｂ、ｌｃのＣ端
子に０”が、４段目のＤフリップフロップのＣ端子に１
”が設定される。

次にリセット信号が解除された後、すなわち“０”とな
った後にクロック信号が入力されると、各Ｄフリップフ
ロップ１はそれぞれ前段のＣ端子の出力をラッチして各
Ｃ端子の出力は“１”。

０”、０″、“０”となる。その後続けてクロック信号
が入力されると上記同様に前段のＣ端子の出力をラッチ
して、各Ｃ端子の出力は“０”。

“１″“０″″０”となる。すなわちクロック信号毎に
Ｄフリップフロップの出力は変化して、４相のクロック
を生成する。

〔発明が解決しようとする問題点〕

従来の多相クロック生成装置は以上のように構成されて
いるので、クロックの乱れ等が発生して、各段のフリッ
プフロップが誤って設定されると、リセット信号を入力
することが必要で、以後リセット信号が入力されないと
誤ったまま動作するなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、クロックの乱れなどによって発生したフリッ
プフロップの設定の誤りを自動的に修正して正しい値に
戻ることのできる多相クロック生成装置を得ることを目
的とする。

〔問題点を解決するための手段〕

この発明に係る多相クロック生成装置は、複数個のＪ−
にフリップフロップを従属接続し、各Ｊ−にフリップフ
ロップのＣ端子が後段のステアリング入力Ｓ端子（以下
Ｓ端子と記す）と、自段のステアリング入力に端子（以
下に端子と記す）とに接続したものである。

〔作用〕

この発明における多相クロック生成装置は、Ｊ−にフリ
ップフロップのＣ端子を自段のに端子及び後段のＳ端子
に接続したことにより、あるＪ−にフリップフロップの
Ｃ端子に誤って′″１″がセントされても、必ず次のク
ロックで“０”に戻り、かつ全段のＪ−にフリップフロ
ップのＣ端子が“１”になっても次のクロックで１段目
のＳ端子だけ“１″となり、他は全てＯ”になる。

〔発明の実施例〕

以下この発明の一実施例を第１図乃至第４図を用いて説
明する。なお第５図乃至第６図と同じものは同一符号２
名称を用いて説明を省略する。

第１図において２ａは１段目のＪ−にフリップフロップ
、２ｂは２段目のＪ−にフリソブフロフブ、２Ｃは３段
目のＪ−にフリップフロップ２ｄは４段目のＪ−にフリ
ップフロップ３は３入力ＡＮＤ素子である。上記１段目
のＪ−にフリップフロップ２ａのＣ端子は自段のに端子
及び２段目（後段）のＪ−にフリップフロップ２ｂのＳ
端子に接続され、２段目のＪ−にフリップフロップ２ｂ
のＣ端子は自段のに端子及び３段目（後段）のＪ−にフ
リップフロップ２ＣのＳ端子に接続され、３段目のＪ−
にフリップフロップ２ｃのＣ端子は自段のに端子及び４
段目（後段）のＪ−にフリップフロップ２ｄのＳ端子に
接続され、４段目のＪ−にフリップフロップ２ｄのＣ端
子は自段のに端子に接続されている。また１段目乃至３
段目のＪ−にフリップフロップ２．ａ，２ｂ。

２ｃのＣ端子は上記ＡＮＤ素子の入力端子に接続され、
当該ＡＮＤ素子の出力端子は１段目のＪ−にフリップフ
ロップ２ａのＳ端子に接続されている。クロック発生回
路（図示せず）からの反転クロック信号が各段のＪ−に
フリップフロップ２ａ。

２ｂ，　　２ｃ，　　２ｄのＣ端子に反転して入力され
、また反転リセット信号が１段目のＪ−にフリップフロ
ップ２ａのＳ端子に、２段目乃至４段目のＪ−にフリッ
プフロップ２ｂ，２ｃ，２ｄのＲ端子に反転して入力さ
れる。

次に多相クロックを生成する動作について説明する。第
２図に示す如く、まずリセット信号が入力されると１段
目のＪ−にフリップフロップ２ａのＱ端子に“１”が、
２段目乃至４段目のＪ−にフリップフロップ’ｌｂ、　
　２ｃ、　　２ｄのＱ端子に“０”が設定される。また
各Ｑ端子には“０”。

“１″、“１”が設定されるのでＡＮＤ素子の出力は“
０”となり１段目のＪ−にフリップフロップ２ａのＪ端
子に“０″が入力される。次にリセット信号が解除され
た後、すなわち“０”となった後にクロック信号が入力
されると、各Ｊ−にフリップフロップ２はそれぞれＪ端
子の入力（前段のＱ端子の出力）とに端子の入力（自段
のＱ端子の出力）とから、前段のＱ端子の出力をラッチ
して、各Ｑ端子の出力は“０”、“１”、“Ｏ”。

“０”となる。その後続けてクロック信号が入力される
と各Ｑ端子の出力は上記同様前段のＱ端子の出力をラッ
チして“０”、“０”、１″。

“０”となる。この時１段目のＪ端子には“Ｏ″が入力
されている。次にクロック信号が入力されると各フリッ
プフロップ２は“０”、“０”。

“０”　ｌｌｌ”となるがＡＮＤ素子にはすべて“１″
が入力されるので１段目のＪ端子には１″が入力され、
次のクロック信号で１段目のＪ−にフリップフロップ２
のＱ端子は“１”になり、初期の状態にもどって上記動
作を繰り返す。すなわち基本クロック毎にＪ−にフリッ
プフロップ２の出力は変化して４相のクロックを生成す
る。

次に基本クロックに乱れ等が発生して、各段のＪ−にフ
リップフロップが誤って設定されたときの動作を説明す
る。なお第３図及び第４図に各Ｊ−にフリップフロップ
２ａ、２ｂ、２ｃ、２ｄの各端子の入力、出力状態を各
クロック毎に示したものである。

まず第３図（ａ）に示す如く、１段目のＪ−にフリップ
フロップ２ａにクロックを生成しているときに誤って３
段目のＪ−にフリップフロップ２ｃのＱ端子に“１”が
セットされた場合、次にクロック信号が入力されると（
ｂ）に示すように１段目乃至４段目のＪ−にフリップフ
ロップ２は前段のＱ端子の出力をラッチして、それぞれ
のＱ端子が“０″、“ｌ”、“０”、“１”となる。こ
こでＡＮＤ素子への入力は“１”、“０”、“ｌ”なの
で０”が出力され、１段目のＪ−にフリップフロップ２
ａのＪ端子は“０”となっている。この状態で次のクロ
ック信号が入力されると（Ｃ）に示すように２段目乃至
４段目のＪ−にフリップフロップ２ｂ、２ｃ、２ｄは前
段のＱ端子の出力をランチして“０”、“１”、“０″
となるが１段目のＪ−にフリップフロップ２ａはＪ端子
に“Ｏ″が入力されているためＱ端子の出力は再び“Ｏ
”となり、以下（ｅ）〜（ｆ）に示すように再び正常な
４相クロツクとなる。

次に第４図（ａ）に示す如く、全てのＪ−にフリップフ
ロップ２に“１”がセットされた場合は全てのδ端子は
“Ｏ”がセットされＡＮＤ素子の出力が０”となるので
１段目のＪ端子には“Ｏ”が入力されている。次にクロ
ック信号が入力されると（ｂ）に示すように１段目のＪ
−にフリップフロップ２ａはＪ端子、に端子の入力から
０”が、２段目乃至°４段目のＪ−にフリップフロップ
２ｂ。

２Ｃ１２ｄは前段のＱ端子の出力をラッチして“０”が
セントされる。ここで各Ｑ端子の出力は全て“ｌ”とな
って、ＡＮＤ素子の出力は“ｌ”になり１段目のＪ端子
には“ｌ”が入力される。

次のクロックが入力されると（Ｃ１に示すように、各Ｑ
端子の出力は“１”、“０”、“０″、“０”となり以
下第３図の＋ｅ）〜ｉｆ）と同様に、上記多相クロック
を生成するときの正常な状態になり、４相クロツクを生
成する。

以上この発明においてはクロックの乱れなどが発生して
、各段のＪ−にフリップフロップ２が誤って設定されて
も、リセット信号を入力することなく、上記誤りを自動
的に修正して正常な状態に戻る多相クロック生成装置を
得る。

なお本実施例においては４相のクロック生成Ｖ装置を示
したが必要に応じて多数接続してもよく、８相なら８個
のＪ−にフリップフロップを、１６相なら１６個のＪ−
にフリップフロップを従属接続すればよい。

〔発明の効果〕

以上のように、この発明によれば、多相クロック生成装
置の複数個のＪ−にフリップフロップを従属接続し、各
Ｊ−にフリップフロップのＱ端子を後段のＪ端子と自段
のに端子に接続したので、クロックの乱れなどによる各
段のＪ−にフリップフロップの誤りを自動的に修正して
正常な状態に戻すことが可能となる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例による多相クロッ
ク生成装置を示す回路図及びタイムチャート図、第３図
及び第４図は誤りを修正する状態を示す各端子の信号の
状態図、第５図及び第６図は従来の多相クロック生成装
置の回路図及びタイムチャート図である。 ２ａ、２ｂ、２ｃ、２ｄ−Ｊ−にフリップフロップ、３
・・・ＡＮＤ素子。

Claims (1)

【特許請求の範囲】
1. 複数個のフリップフロップを従属接続し、基本クロック
   に基づいて各フリップフロップ毎にクロックを遅延させ
   て、多相クロックを生成する多相クロック生成装置にお
   いて、各フリップフロップをＪ−Ｋフリップフロップで
   構成し、各Ｊ−Ｋフリップフロップの論理出力端子が後
   段のステアリング入力Ｊ端子と、自段のステアリング入
   力Ｋ端子とに接続したことを特徴とする多相クロック生
   成装置。