JPH02183621A - クロック選択回路 - Google Patents
クロック選択回路Info
- Publication number
- JPH02183621A JPH02183621A JP317989A JP317989A JPH02183621A JP H02183621 A JPH02183621 A JP H02183621A JP 317989 A JP317989 A JP 317989A JP 317989 A JP317989 A JP 317989A JP H02183621 A JPH02183621 A JP H02183621A
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- JP
- Japan
- Prior art keywords
- clock
- switching
- signal
- signals
- circuit
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- Granted
Links
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 230000010363 phase shift Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック信号を切替え選択するクロック選択回
路に関し、特にクロック分配部のクロック選択回路に関
するものである。
路に関し、特にクロック分配部のクロック選択回路に関
するものである。
従来、この種のクロック選択回路は、第３図に示すよう
に否定論理積（ＮＡＮＤ ）回路２２〜２４から成る切
替回路２１を備え、第４図（ａ）及び（、）に示す０系
りロック信号１１と１系りロック信号１２の２系統のク
ロック入力に対して、第４図（ｂ）及び（ｄ）に示す０
系切替信号１３と１系切替信号１４の切替信号にてクロ
ック信号を選択する構成となっていた。
に否定論理積（ＮＡＮＤ ）回路２２〜２４から成る切
替回路２１を備え、第４図（ａ）及び（、）に示す０系
りロック信号１１と１系りロック信号１２の２系統のク
ロック入力に対して、第４図（ｂ）及び（ｄ）に示す０
系切替信号１３と１系切替信号１４の切替信号にてクロ
ック信号を選択する構成となっていた。
上述した従来のクロック選択回路は、クロック信号□と
選択信号の論理積の否定をとシ、その出力の論理積の否
定をとることにより第４図（、）に示すクロック信号１
６を選択していたが、これによるとクロック信号と選択
信号が非同期であるために、第４図に示すようなタイミ
ングで切替えられた場合、切替点付近に不安定なりロッ
ク信号（同図（、）参照）が出力されてしまい、受信信
号にエラーが発生するという問題がある。
選択信号の論理積の否定をとシ、その出力の論理積の否
定をとることにより第４図（、）に示すクロック信号１
６を選択していたが、これによるとクロック信号と選択
信号が非同期であるために、第４図に示すようなタイミ
ングで切替えられた場合、切替点付近に不安定なりロッ
ク信号（同図（、）参照）が出力されてしまい、受信信
号にエラーが発生するという問題がある。
このような問題点を解決するため、本発明のクロック選
択回路は、切替えようとするクロック入力および該入力
クロックに非同期の切替信号を入力クロックの変化点に
同期する回路を具備するものである。
択回路は、切替えようとするクロック入力および該入力
クロックに非同期の切替信号を入力クロックの変化点に
同期する回路を具備するものである。
したがって、本発明においては、切替信号が入力クロッ
クに同期され、切替時の不安定クロックが出力されなく
なる。
クに同期され、切替時の不安定クロックが出力されなく
なる。
次に本発明について図面を参照して説明する。
第１図は本発明によるクロック選択回路の一実施例を示
す回路構成図である。第１図において、第２図（、）及
び（ｄ）に示すＯ系クロック信号１１と１系りロック信
号１２は、切替回路１の否定論理積（ＮＡＮＤ ）回路
２，３の一方の入力端子に入力され、その入力クロック
に対応する第２図（ｂ）及び（、）に示す切替信号１３
．１４は各々７リツグフロツプ（ＦＦ）５．γに入力さ
れていて、その出力Ｑが前記各否定論理積回路２，３の
他方の入力端子に入力されている。そして、この２系統
のクロック信号１１．１２の排他的論理和回路５の出力
を７リツプフロツプ６．７のクロック入力に入力するこ
とにより、切替回路１の否定論理積回路４から選択され
たクロック信号を出力クロック１５として取シ出すもの
となっている。
す回路構成図である。第１図において、第２図（、）及
び（ｄ）に示すＯ系クロック信号１１と１系りロック信
号１２は、切替回路１の否定論理積（ＮＡＮＤ ）回路
２，３の一方の入力端子に入力され、その入力クロック
に対応する第２図（ｂ）及び（、）に示す切替信号１３
．１４は各々７リツグフロツプ（ＦＦ）５．γに入力さ
れていて、その出力Ｑが前記各否定論理積回路２，３の
他方の入力端子に入力されている。そして、この２系統
のクロック信号１１．１２の排他的論理和回路５の出力
を７リツプフロツプ６．７のクロック入力に入力するこ
とにより、切替回路１の否定論理積回路４から選択され
たクロック信号を出力クロック１５として取シ出すもの
となっている。
このように構成されたクロック選択回路によると、第２
図に示す２系統のクロック信号１１．１２および切替信
号１３．１４に位相ずれがある場合、その切替信号１３
．１４を各７リツプフロツプ６゜７で保持しく第２図（
、）及び（ｆ）参照）、クロック信号１１．１２の排他
的論理和回路５の出力を７リツプフロツプ６．７のクロ
ック入力に入力することによ）、第２図に示すように、
クロック信号の変化点に切替信号を同期させ、位相ずれ
を吸収する。これにより、切替信号がクロック信号に同
期され、第２図（ｇ）に示すように、切替時の不安定ク
ロックが出力されなくなる。
図に示す２系統のクロック信号１１．１２および切替信
号１３．１４に位相ずれがある場合、その切替信号１３
．１４を各７リツプフロツプ６゜７で保持しく第２図（
、）及び（ｆ）参照）、クロック信号１１．１２の排他
的論理和回路５の出力を７リツプフロツプ６．７のクロ
ック入力に入力することによ）、第２図に示すように、
クロック信号の変化点に切替信号を同期させ、位相ずれ
を吸収する。これにより、切替信号がクロック信号に同
期され、第２図（ｇ）に示すように、切替時の不安定ク
ロックが出力されなくなる。
以上説明したように本発明のクロック選択回路は、７リ
ツプフロツプから成る回路により切替伯号を保持してク
ロック信号に同期させることによυ、クロック信号の切
替えを安定にすることができる効果がある。
ツプフロツプから成る回路により切替伯号を保持してク
ロック信号に同期させることによυ、クロック信号の切
替えを安定にすることができる効果がある。
第１図は本発明の一実施例の回路構成図、第２図は第１
図の実施例の動作説明に供するタイミングチャート、第
３図は従来例の回路構成図、第４図は第３図の従来例の
動作説明に供するタイミングチャートである。 １＠・命の切替回路、２，３．４−・・・否定論理積（
ＮＡＮＤ ）回路、５＠・・−排他的論理和回路、６，
７・・・・フリップ７０ツブ。 男１区
図の実施例の動作説明に供するタイミングチャート、第
３図は従来例の回路構成図、第４図は第３図の従来例の
動作説明に供するタイミングチャートである。 １＠・命の切替回路、２，３．４−・・・否定論理積（
ＮＡＮＤ ）回路、５＠・・−排他的論理和回路、６，
７・・・・フリップ７０ツブ。 男１区
Claims (1)
- クロック信号を切替え選択するクロック選択回路におい
て、２系統のクロック信号のうち、１系統を切替信号に
より安定に選択するための切替信号を入力クロック信号
に同期させる回路を具備することを特徴とするクロック
選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003179A JP2712465B2 (ja) | 1989-01-10 | 1989-01-10 | クロック選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003179A JP2712465B2 (ja) | 1989-01-10 | 1989-01-10 | クロック選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183621A true JPH02183621A (ja) | 1990-07-18 |
| JP2712465B2 JP2712465B2 (ja) | 1998-02-10 |
Family
ID=11550161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1003179A Expired - Lifetime JP2712465B2 (ja) | 1989-01-10 | 1989-01-10 | クロック選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712465B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579350A (en) * | 1992-03-19 | 1996-11-26 | Fujitsu Limited | Clock change circuit preventing spike generation by delaying selection control signal |
| JPH08316797A (ja) * | 1995-05-16 | 1996-11-29 | Nec Corp | クロック切替装置 |
| US5675615A (en) * | 1994-02-23 | 1997-10-07 | Advanced Risc Machines Limited | Apparatus and method for switching asynchronous clock signals |
| US6845490B2 (en) | 2002-01-11 | 2005-01-18 | Oki Electric Industry Co., Ltd. | Clock switching circuitry for jitter reduction |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221114A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | クロツク信号切換回路 |
| JPS6066517A (ja) * | 1983-09-22 | 1985-04-16 | Ricoh Co Ltd | クロック切換回路 |
-
1989
- 1989-01-10 JP JP1003179A patent/JP2712465B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221114A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | クロツク信号切換回路 |
| JPS6066517A (ja) * | 1983-09-22 | 1985-04-16 | Ricoh Co Ltd | クロック切換回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579350A (en) * | 1992-03-19 | 1996-11-26 | Fujitsu Limited | Clock change circuit preventing spike generation by delaying selection control signal |
| US5675615A (en) * | 1994-02-23 | 1997-10-07 | Advanced Risc Machines Limited | Apparatus and method for switching asynchronous clock signals |
| JPH08316797A (ja) * | 1995-05-16 | 1996-11-29 | Nec Corp | クロック切替装置 |
| US6845490B2 (en) | 2002-01-11 | 2005-01-18 | Oki Electric Industry Co., Ltd. | Clock switching circuitry for jitter reduction |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712465B2 (ja) | 1998-02-10 |
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