JPH01171241A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01171241A JPH01171241A JP62333266A JP33326687A JPH01171241A JP H01171241 A JPH01171241 A JP H01171241A JP 62333266 A JP62333266 A JP 62333266A JP 33326687 A JP33326687 A JP 33326687A JP H01171241 A JPH01171241 A JP H01171241A
- Authority
- JP
- Japan
- Prior art keywords
- inverting amplifier
- interrupting sections
- ability
- amplifier circuits
- driving ability
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- Design And Manufacture Of Integrated Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次コ
概要
産業上の利用分野
従来の技術（第５図）
発明が解決しようとする問題点
問題点を解決するための手段（１図）
作用
実施例
第１実施例（第２図）
第２実施例（第３図）
第３実施例（第４図）
発明の効果
〔概要］
半導体集積回路に関し、
ドライブ能力を適当に変更することが容易に行えるよう
にすることを目的とし、 発振回路を構成するための単位反転増幅回路を複数個備
え、各単位反転増幅回路に断続部を設け、該断続部を導
通状態にするかどうかにより任意の組合わせの単位反転
増幅回路が並列接続されるように構成する。
にすることを目的とし、 発振回路を構成するための単位反転増幅回路を複数個備
え、各単位反転増幅回路に断続部を設け、該断続部を導
通状態にするかどうかにより任意の組合わせの単位反転
増幅回路が並列接続されるように構成する。
「産業上の利用分野Ｊ
本発明は発振器を内蔵する半導体集積回路に係リ、特に
、発振回路を構成する反転増幅回路のドライブ能力を可
変にした半導体集積回路に関する。
、発振回路を構成する反転増幅回路のドライブ能力を可
変にした半導体集積回路に関する。
［従来の技術］
第５図にはマイクロプロセッサに適用された従来例の発
振回路が示されている。
振回路が示されている。
反転増幅回路ｌはＰチャンネルＦＥＴ１ａとＮチャンネ
ルＦＥＴ１ｂとが縦続接続されて構成されている。この
ＰチャンネルＦ Ｅ Ｔ １ ａとＮチャンネルＦＥＴ
Ｉ ｂのゲートは共通に接続され、これに帰還信号が
人力される。また、ＰチャンネルＦ Ｅ Ｔ １ ａの
ドレインとＮチャンネルＦＥＴ１ｂのドレインとが共通
に接続され、これから出力信号（クロック信号） ＣＬ
Ｋがコントローラ４へ供給される。
ルＦＥＴ１ｂとが縦続接続されて構成されている。この
ＰチャンネルＦ Ｅ Ｔ １ ａとＮチャンネルＦＥＴ
Ｉ ｂのゲートは共通に接続され、これに帰還信号が
人力される。また、ＰチャンネルＦ Ｅ Ｔ １ ａの
ドレインとＮチャンネルＦＥＴ１ｂのドレインとが共通
に接続され、これから出力信号（クロック信号） ＣＬ
Ｋがコントローラ４へ供給される。
この反転増幅回路Ｉのドライブ能力は、そのＦＥＴ１ａ
、Ｉｂの大きさにより決まるが、従来では、発振起動の
確実性を図るために、ドライブ能力の大きいものを使用
していた。
、Ｉｂの大きさにより決まるが、従来では、発振起動の
確実性を図るために、ドライブ能力の大きいものを使用
していた。
［発明が解決しようとする問題点］
しかし、発振の起動は速やかに行われるものの、定常状
態では出力信号の波形が歪んで方形波状になり、したが
って高周波成分が含まれ、ノイズ発生源となる。このノ
イズは、他の内部回路や、外部回路に悪影響を与えるこ
とがある。
態では出力信号の波形が歪んで方形波状になり、したが
って高周波成分が含まれ、ノイズ発生源となる。このノ
イズは、他の内部回路や、外部回路に悪影響を与えるこ
とがある。
また、ＩＣの種類に応じて発振回路に対する負荷の大き
さは種々である。そこで、反転増幅回路１のＦ Ｅ ’
Ｉ’の大きさを負荷の大小に応じて適当に変更しようと
すると、ＩＣ毎にそのマスクパターンを再作成しなけれ
ばならず、煩雑であり、コスト高になる。
さは種々である。そこで、反転増幅回路１のＦ Ｅ ’
Ｉ’の大きさを負荷の大小に応じて適当に変更しようと
すると、ＩＣ毎にそのマスクパターンを再作成しなけれ
ばならず、煩雑であり、コスト高になる。
本発明の目的は、上記問題点に鑑み、ドライブ能力を適
当に変更することが容易な半導体集積回路を提供するこ
とにある。
当に変更することが容易な半導体集積回路を提供するこ
とにある。
［問題点を解決するための手段］
第１図は本発明の原理図である。
図中、Ｉ１１°１２、…Ｉｎは単位反転増幅回路であり
、複数個備えられており、発振回路を構成するためのも
のである。各単位反転増幅回路１１．１２…Ｉｎにはそ
れぞれ断続部２１．２２、…２ｎが設けられている。該
断続部２１１２２、…２ｎを導通状態にするかどうかに
より任意の組合わせの単位反転増幅回路が並列接続され
る。
、複数個備えられており、発振回路を構成するためのも
のである。各単位反転増幅回路１１．１２…Ｉｎにはそ
れぞれ断続部２１．２２、…２ｎが設けられている。該
断続部２１１２２、…２ｎを導通状態にするかどうかに
より任意の組合わせの単位反転増幅回路が並列接続され
る。
れる。
なお、Ｃ７及びＣｔはコンデンサ、Ｒは帰還抵抗、３は
水晶振動子である。
水晶振動子である。
［作用］
発振回路に対する負荷の大小に応じて、ＩＣ製造時に、
ドライブ能力が適当になるよう導通すべき断続部２１．
２２…２ｎを選択し、これを導通させる。
ドライブ能力が適当になるよう導通すべき断続部２１．
２２…２ｎを選択し、これを導通させる。
また、断続部２１．２２…２ｎを制御信号で電気的に制
御することにより、パワーオン時にはドライブ能力を大
きくして発振を速やかに安定させた後、ドライブ能力を
下げて出力波形をより滑らかにしたり、ドライブ能力が
低下したときにはこれを検出してドライブ能力を回復さ
せたりする。
御することにより、パワーオン時にはドライブ能力を大
きくして発振を速やかに安定させた後、ドライブ能力を
下げて出力波形をより滑らかにしたり、ドライブ能力が
低下したときにはこれを検出してドライブ能力を回復さ
せたりする。
［実施例］
（Ａ）−実施例
第２図には第１実施例に係る、半導体集積回路に内蔵さ
れる発振器用反転増幅回路が示されている。 図中、１
ｌａ１１２ａ１ …ＩｎａはＰチャンネルＦＥＴであり
、各ゲートは共通に入力端子Ｔ１に接続され、各ソース
は共通に電源（＋Ｖｃｃ）端子Ｔ、に接続されており、
入力端子Ｔ、に加えられる信号を反転増幅するためのも
の、Ｉｔｂｌ １２ｂ１ …ｌｎｂはＮチャンネルＦＥ
Ｔであり、各ゲートは共通に入力端子Ｔ、に接続され、
各ソースはＧＮＤ端子Ｔ４に共通に接続されており、入
力端子Ｔ、に加えられる信号を反転増幅するためのもの
、２＋ａ、２２ａ、…２ｎユは配線断続部であり、例え
ば拡散層と配線層とを接続するコンタクトホールの有無
に対応し、製造時の配線マスクパターンに応じて非接続
（欠落）又は接続（導通）されるものであって、各々の
−端はそれぞれＰチャンネルＦＥＴ Ｉ １ ａ、
Ｉ ２ ａ。
れる発振器用反転増幅回路が示されている。 図中、１
ｌａ１１２ａ１ …ＩｎａはＰチャンネルＦＥＴであり
、各ゲートは共通に入力端子Ｔ１に接続され、各ソース
は共通に電源（＋Ｖｃｃ）端子Ｔ、に接続されており、
入力端子Ｔ、に加えられる信号を反転増幅するためのも
の、Ｉｔｂｌ １２ｂ１ …ｌｎｂはＮチャンネルＦＥ
Ｔであり、各ゲートは共通に入力端子Ｔ、に接続され、
各ソースはＧＮＤ端子Ｔ４に共通に接続されており、入
力端子Ｔ、に加えられる信号を反転増幅するためのもの
、２＋ａ、２２ａ、…２ｎユは配線断続部であり、例え
ば拡散層と配線層とを接続するコンタクトホールの有無
に対応し、製造時の配線マスクパターンに応じて非接続
（欠落）又は接続（導通）されるものであって、各々の
−端はそれぞれＰチャンネルＦＥＴ Ｉ １ ａ、
Ｉ ２ ａ。
…ｌｎａのソースに接続され、他端は共通に出力端子Ｔ
、に接続されたもの、２１ｂ、２２ｂ…２ｎｂは前記同
様の配線断続部であり、各々の一端はＮチャンネルＦＥ
Ｔｌ１ｂＳ １２ｂ…Ｉｎｂのドレインに接続され、他
端は共通に出力端子Ｔ、に接続されており、それぞれ２
１ａ、２２ａ、 …２ｎａとベアで導通状態にするこ
とにより各単位反転増幅回路を並列接続するためのもの
である。
、に接続されたもの、２１ｂ、２２ｂ…２ｎｂは前記同
様の配線断続部であり、各々の一端はＮチャンネルＦＥ
Ｔｌ１ｂＳ １２ｂ…Ｉｎｂのドレインに接続され、他
端は共通に出力端子Ｔ、に接続されており、それぞれ２
１ａ、２２ａ、 …２ｎａとベアで導通状態にするこ
とにより各単位反転増幅回路を並列接続するためのもの
である。
ものである。
この第２図では、配線断続部２１ａ、２１ｂが接続され
、配線断続部２２ａ〜２ｎａ、２２ｂ〜２ｎｂが切断さ
れている。したがって、この反転増幅回路はＰチャンネ
ルＦＥＴＩＩａ及びＮチャンネルＦＥＴｌ１ｂからなる
単一反転増幅回路に等しくなっている。
、配線断続部２２ａ〜２ｎａ、２２ｂ〜２ｎｂが切断さ
れている。したがって、この反転増幅回路はＰチャンネ
ルＦＥＴＩＩａ及びＮチャンネルＦＥＴｌ１ｂからなる
単一反転増幅回路に等しくなっている。
断続部ペア２ｉａ、２ ｉｂ （ｉ ＝ １− ｎ ）
を適当に選択し、これらを導通状態にすることにより、
負荷の大きさに対応した適当なドライブ能力を有する発
振器用反転増幅回路を得ることが容易にできる。ここに
、適当なドライブ能力とは、安定した発振が行え、かつ
、できるだけ滑らかな（高周波成分の少ない）出力波形
が得られる・ドライブ能力をいう。
を適当に選択し、これらを導通状態にすることにより、
負荷の大きさに対応した適当なドライブ能力を有する発
振器用反転増幅回路を得ることが容易にできる。ここに
、適当なドライブ能力とは、安定した発振が行え、かつ
、できるだけ滑らかな（高周波成分の少ない）出力波形
が得られる・ドライブ能力をいう。
本実施例では、発信回路の出力を受ける負荷の大きさに
応じて適当な配線断続部のみを導通させればよいので、
設計変更が容易であり、コストを低減できる。
応じて適当な配線断続部のみを導通させればよいので、
設計変更が容易であり、コストを低減できる。
（Ｂ）第２実施例
第３図には第２実施例に係る半導体集積回路が示されて
いる。
いる。
この例では、配線断続部の配置が第２図と異なっている
。すなわち、配線断続部２１ａ、２２ａ…２ｎａがそれ
ぞれＰチャンネルＦＥＴ １１ ａ。
。すなわち、配線断続部２１ａ、２２ａ…２ｎａがそれ
ぞれＰチャンネルＦＥＴ １１ ａ。
＋２ａ…ｌｎａのソースと電源端子Ｔ、との間に配置さ
れ、配線断続部２１ｂ、２２ｂ…２ｎｂがそれぞれＮチ
ャンネルＦＥＴｌ１ｂ、１２ｂ１ …ｌｎｂのソースと
ＧＮＤ端子Ｔ４との間に配置されている。他の点につい
ては第２図と同一になっている。
れ、配線断続部２１ｂ、２２ｂ…２ｎｂがそれぞれＮチ
ャンネルＦＥＴｌ１ｂ、１２ｂ１ …ｌｎｂのソースと
ＧＮＤ端子Ｔ４との間に配置されている。他の点につい
ては第２図と同一になっている。
この第２実施例の作用効果は第１実施例と同一である。
（Ｃ）第３実施例
第４図にはマイクロプロセッサに適用された第３実施例
の反転増幅回路Ａが示されている。
の反転増幅回路Ａが示されている。
この例では、第２図に示す配線断続部２＋ａ。
２２ａ…２ｎａの代わりにそれぞれ断続部としてのＰチ
ャンネルＦＥＴ１ｌｃ１１２ｃ１ …Ｉｎｃが配置され
、第２図に示す配線断続部２１ｂ、２２ｂ、 …２ｎ
ｂの代わりに断続部としてのＮチャンネルＦＥＴ１１ｄ
、１２ｄ、 …Ｉｎｄが配置ηされている。尚、この
実施例は０Ｍ０８回路の例であるが、本発明はＮＭＯ８
回路にも適用可能である。
ャンネルＦＥＴ１ｌｃ１１２ｃ１ …Ｉｎｃが配置され
、第２図に示す配線断続部２１ｂ、２２ｂ、 …２ｎ
ｂの代わりに断続部としてのＮチャンネルＦＥＴ１１ｄ
、１２ｄ、 …Ｉｎｄが配置ηされている。尚、この
実施例は０Ｍ０８回路の例であるが、本発明はＮＭＯ８
回路にも適用可能である。
図中、５はコントローラ４ａによるリード／ライトが可
能なドライブ能力制御用レジスタであり、ｎビットから
なり、ビットｂ ｒ （ｉ＝ ｌ −ｎ ｓ以下間じ。
能なドライブ能力制御用レジスタであり、ｎビットから
なり、ビットｂ ｒ （ｉ＝ ｌ −ｎ ｓ以下間じ。
）が直接ＮチャンネルＦＥＴ１ｉｄのゲートに接続され
るとともに、インバータＮＩを介してＰチャンネルＦＥ
Ｔｌ１ｃのゲートに接続されている。
るとともに、インバータＮＩを介してＰチャンネルＦＥ
Ｔｌ１ｃのゲートに接続されている。
６はパワーオンリセッ回路であり、入力端子Ｔ３に印加
される電源電圧電源Ｃ６の立ち上がりを検出して、リセ
ットパルスをドライブ能力制御用レジスタ５及びコント
ローラ４ａへ供給するもの、７は温度センサであり、マ
イクロプロセッサの温度を検出し、検出値が設定値を超
えたときに入力端子Ｔ、を介しコントローラ４ａへＨレ
ベルの電圧を供給するものである。
される電源電圧電源Ｃ６の立ち上がりを検出して、リセ
ットパルスをドライブ能力制御用レジスタ５及びコント
ローラ４ａへ供給するもの、７は温度センサであり、マ
イクロプロセッサの温度を検出し、検出値が設定値を超
えたときに入力端子Ｔ、を介しコントローラ４ａへＨレ
ベルの電圧を供給するものである。
なお、Ｃ１及びＣ２は外付コンデンサ、Ｒは帰還抵抗、
３は水晶振動子である。
３は水晶振動子である。
上記構成に於いて、電源端子Ｔ１、Ｔ４間に電源電圧が
印加されると、パワーオンリセット回路６からリセット
信号Ｒ３Ｔがコントローラ４ａ及びドライブ能力制御用
レジスタ５へ供給され、ドライブ能力制御用レジスタ５
の各ビットｂ３、ｂ、…ｂｎが各々ｌに初期設定される
。これにより、ＮチャンネルＦＥＴ１ｌｄ１１２ｄ…Ｉ
ｎｄはその各ゲートがＨレベルになってオン状態になり
、ＰチャンネルＦＥＴｌＩｃ５１２ｃ…ｌｎｃはその各
ゲートがＬレベルになってオン状態になり、ｎ個の総て
の単位反転増幅回路が動作状態になる。
印加されると、パワーオンリセット回路６からリセット
信号Ｒ３Ｔがコントローラ４ａ及びドライブ能力制御用
レジスタ５へ供給され、ドライブ能力制御用レジスタ５
の各ビットｂ３、ｂ、…ｂｎが各々ｌに初期設定される
。これにより、ＮチャンネルＦＥＴ１ｌｄ１１２ｄ…Ｉ
ｎｄはその各ゲートがＨレベルになってオン状態になり
、ＰチャンネルＦＥＴｌＩｃ５１２ｃ…ｌｎｃはその各
ゲートがＬレベルになってオン状態になり、ｎ個の総て
の単位反転増幅回路が動作状態になる。
したがって、パワーオン時にはドライブ能力が最大にな
り、クロックパルスの発振が速やかに開始される。
り、クロックパルスの発振が速やかに開始される。
次に、コントローラ４ａはドライブ能力制御用レジスタ
５の制御用レジスタであるビットｂ ｎ％ｂｎ−＋…を
順次、発振が安定するにともないＯにしていき、所定の
ビットのみｌに保持して、ドライブ能力を適当に下げ、
コントローラ４ａに供給される発振波形を滑らかにして
高周波ノイズを低減する。次に、コントローラ４ａは命
令デコーダにより解読された命令を実行すべく、図示し
ない各構成要素に対しタイミング信号及び制御信号を供
給する。
５の制御用レジスタであるビットｂ ｎ％ｂｎ−＋…を
順次、発振が安定するにともないＯにしていき、所定の
ビットのみｌに保持して、ドライブ能力を適当に下げ、
コントローラ４ａに供給される発振波形を滑らかにして
高周波ノイズを低減する。次に、コントローラ４ａは命
令デコーダにより解読された命令を実行すべく、図示し
ない各構成要素に対しタイミング信号及び制御信号を供
給する。
マイクロプロセッサの温度が設定値以上になると、温度
センサ７の出力電圧がＨレベルになり、コントローラ４
ａはドライブ能力制御用レジスタ５に対し０になってい
る所定のビットを１にする。
センサ７の出力電圧がＨレベルになり、コントローラ４
ａはドライブ能力制御用レジスタ５に対し０になってい
る所定のビットを１にする。
これにより、熱で低下していた反転増幅回路Ａのドライ
ブ能力が回復される。
ブ能力が回復される。
したがって、設定温度以下における一反転増幅回路への
ドライブ能力を、設定温度以上になった場合のドライブ
能力の低下を考慮することなくできるだけ下げることが
でき、必要充分なドライブ能力にすることが可能になる
。
ドライブ能力を、設定温度以上になった場合のドライブ
能力の低下を考慮することなくできるだけ下げることが
でき、必要充分なドライブ能力にすることが可能になる
。
マイクロプロセッサがパワーダウンモードの場合、すな
わち、内蔵ＲＡＭの内容を記憶しておればよいだけの状
態では、コントローラ４ａはドライブ能力制御用レジス
タ５のビットｂ１、ｂ、…ｂｎを総てＯにし、これによ
って反転増幅回路Ａを非動作状態にし、発振を停止させ
、反転増幅回路Ａの消費電力（通常は比較的大）を０に
する。
わち、内蔵ＲＡＭの内容を記憶しておればよいだけの状
態では、コントローラ４ａはドライブ能力制御用レジス
タ５のビットｂ１、ｂ、…ｂｎを総てＯにし、これによ
って反転増幅回路Ａを非動作状態にし、発振を停止させ
、反転増幅回路Ａの消費電力（通常は比較的大）を０に
する。
次に、マイクロプロセッサに外部から割り込みがかかっ
た場合には、コントローラ４ａはドライブ能力制御用レ
ジスタ５の内容をパワーオンリセット時と同様に変更し
ていく。
た場合には、コントローラ４ａはドライブ能力制御用レ
ジスタ５の内容をパワーオンリセット時と同様に変更し
ていく。
このようにして、マイクロプロセッサの状態に応じて反
転増幅回路Ａのドライブ能力が最適値に調整される。
転増幅回路Ａのドライブ能力が最適値に調整される。
なお、入力端子Ｔ５をコントローラ４ａに接続せずに、
直接ドライブ能力制御用レジスタ５へ接続して、設定温
度以上になったときに所定のビットを１にするように構
成してもよい。
直接ドライブ能力制御用レジスタ５へ接続して、設定温
度以上になったときに所定のビットを１にするように構
成してもよい。
［発明の効果］
以上説明したように、本発明に係る半導体集積回路では
、各単位反転増幅回路の断続部を導通状態にするかどう
かにより任意の組み合わせの単位反転増幅回路が並列接
続されるようになっているので、負荷の大きさに応じて
反転増幅回路のドライブ能力を必要充分な能力にするこ
とが容易にでき、発振起動の確実性を確保することがで
きるとともに、出力波形をより滑らかにすることができ
、ノイズの発生を低減できるという優れた効果を奏する
。
、各単位反転増幅回路の断続部を導通状態にするかどう
かにより任意の組み合わせの単位反転増幅回路が並列接
続されるようになっているので、負荷の大きさに応じて
反転増幅回路のドライブ能力を必要充分な能力にするこ
とが容易にでき、発振起動の確実性を確保することがで
きるとともに、出力波形をより滑らかにすることができ
、ノイズの発生を低減できるという優れた効果を奏する
。
第１図は本発明の原理ブロック図、
第２図は本発明の第一実施例の反転増幅回路図、第３図
は本発明の第２実施例の反転増幅回路図、第４図は本発
明をマイクロプロセッサに適用した第３実施例 の発振
回路図、 第５図はマイクロプロセッサに適用した従来例の発振回
路図である。 図中 １１ａ、１２ａ・・Ｉｎａ：ＰチャンネルＰＥＴ１ ｌ
ｂ、Ｉ ２ｂ ・・ｌｎｂ ：ＮチャンネルＦＥＴ２１
ａ、２２ａ１２ｎａ、２１ｂ、２２ｂ、２ｎｂ：配線断
続部 １１ｃ、１２ｃ・Φ１ｒ３ｃ：ＰチャンネルＦＥＴ１１
ｄ、１２ｄ ・・Ｉｎｄ ：ＮチャンネルＦＥＴＮ、、
Ｎｔ・・Ｎｎ：インバータ ５ニドライブ能力制御用レジスタ ６：パワーオンリセツト回路 が 〜 ＲＱ ぎ （ノ マイクロプロセッサに適用した従来例の発振回路図第５
図 ＮＤ 第１実施例の増幅回路図 第２図 ＮＤ 第２実施例の増幅回路図 第３図
は本発明の第２実施例の反転増幅回路図、第４図は本発
明をマイクロプロセッサに適用した第３実施例 の発振
回路図、 第５図はマイクロプロセッサに適用した従来例の発振回
路図である。 図中 １１ａ、１２ａ・・Ｉｎａ：ＰチャンネルＰＥＴ１ ｌ
ｂ、Ｉ ２ｂ ・・ｌｎｂ ：ＮチャンネルＦＥＴ２１
ａ、２２ａ１２ｎａ、２１ｂ、２２ｂ、２ｎｂ：配線断
続部 １１ｃ、１２ｃ・Φ１ｒ３ｃ：ＰチャンネルＦＥＴ１１
ｄ、１２ｄ ・・Ｉｎｄ ：ＮチャンネルＦＥＴＮ、、
Ｎｔ・・Ｎｎ：インバータ ５ニドライブ能力制御用レジスタ ６：パワーオンリセツト回路 が 〜 ＲＱ ぎ （ノ マイクロプロセッサに適用した従来例の発振回路図第５
図 ＮＤ 第１実施例の増幅回路図 第２図 ＮＤ 第２実施例の増幅回路図 第３図
Claims (1)
- 【特許請求の範囲】 発振回路を構成するための単位反転増幅回路（１１）
、（１２）、…（１ｎ）を複数個備え、各単位反転増幅
回路（１１）、（１２）、…（１ｎ）にそれぞれ断続部
（２１）、（２２）、…（２ｎ）を設け、 該断続部（２１）、（２２）、…（２ｎ）を導通状態に
するかどうかにより任意の組合わせの単位反転増幅回路
が並列接続されるようにしたことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333266A JP2564584B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333266A JP2564584B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171241A true JPH01171241A (ja) | 1989-07-06 |
| JP2564584B2 JP2564584B2 (ja) | 1996-12-18 |
Family
ID=18264183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333266A Expired - Fee Related JP2564584B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564584B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000056853A (ja) * | 1998-07-24 | 2000-02-25 | Motorola Inc | 集積回路を動作させる方法 |
| JP2001526008A (ja) * | 1997-05-06 | 2001-12-11 | テレフオンアクチーボラゲツト エル エム エリクソン | グリッチ・センサー付きパワーオン・リセット回路を集積したチップを有する電子システム |
-
1987
- 1987-12-25 JP JP62333266A patent/JP2564584B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001526008A (ja) * | 1997-05-06 | 2001-12-11 | テレフオンアクチーボラゲツト エル エム エリクソン | グリッチ・センサー付きパワーオン・リセット回路を集積したチップを有する電子システム |
| JP2000056853A (ja) * | 1998-07-24 | 2000-02-25 | Motorola Inc | 集積回路を動作させる方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2564584B2 (ja) | 1996-12-18 |
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