JPH054846B2 - - Google Patents
Info
- Publication number
- JPH054846B2 JPH054846B2 JP61208179A JP20817986A JPH054846B2 JP H054846 B2 JPH054846 B2 JP H054846B2 JP 61208179 A JP61208179 A JP 61208179A JP 20817986 A JP20817986 A JP 20817986A JP H054846 B2 JPH054846 B2 JP H054846B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- lsi
- inverter
- control signal
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に係り、特に水晶あるい
はセラミツク共振子用の発振回路の発振を停止さ
せる機能を有する集積回路装置に関する。
はセラミツク共振子用の発振回路の発振を停止さ
せる機能を有する集積回路装置に関する。
近年、集積回路技術の進歩により集積回路装置
のCMOS化が急速に進んでいる。これに伴い、
CMOSの低消費電力の特徴を有効に生かすため
に、集積回路が非動作状態（スタンバイ）時には
発振回路の原発振を停止することにより、内部回
路の動作を禁止する機能を持つ集積回路装置（以
下、LSIという）が知られている。
のCMOS化が急速に進んでいる。これに伴い、
CMOSの低消費電力の特徴を有効に生かすため
に、集積回路が非動作状態（スタンバイ）時には
発振回路の原発振を停止することにより、内部回
路の動作を禁止する機能を持つ集積回路装置（以
下、LSIという）が知られている。
従来例を示す第３図において、本集積回路装置
は、入力端子１１と、出力端子１２と、Ｐチヤン
ネルMOS・FET３３と、ＮチヤンネルMOS・
FET３４，３５と、帰還抵抗３６と、インバー
タ３７とからなり、その出力はクロツク信号とし
てLSIの内部回路に供給される。さらに、制御信
号３８が印加される。共振子を用いて発振させる
場合には、端子１１，１２間に共振子を接続し、
制御信号３８をロウレベル（以下単に“０”と記
す）にする。これにより、インバータ３７からク
ロツク信号がLSIの内部回路に供給され、動作状
態となる。また、動作を停止する場合には、制御
信号３８をハイレベル（以下“１”と略す）にす
ることにより、MOS・FET３５が導通し、入力
端子１１が“０”となり、MOS.FET３３が導通
し、出力端子１２は“１”となるため、発振が停
止され、クロツク信号が“０”に固定される。こ
れにより、LSI内部の消費電力が非常に小さくな
る。
は、入力端子１１と、出力端子１２と、Ｐチヤン
ネルMOS・FET３３と、ＮチヤンネルMOS・
FET３４，３５と、帰還抵抗３６と、インバー
タ３７とからなり、その出力はクロツク信号とし
てLSIの内部回路に供給される。さらに、制御信
号３８が印加される。共振子を用いて発振させる
場合には、端子１１，１２間に共振子を接続し、
制御信号３８をロウレベル（以下単に“０”と記
す）にする。これにより、インバータ３７からク
ロツク信号がLSIの内部回路に供給され、動作状
態となる。また、動作を停止する場合には、制御
信号３８をハイレベル（以下“１”と略す）にす
ることにより、MOS・FET３５が導通し、入力
端子１１が“０”となり、MOS.FET３３が導通
し、出力端子１２は“１”となるため、発振が停
止され、クロツク信号が“０”に固定される。こ
れにより、LSI内部の消費電力が非常に小さくな
る。
このように共振子を用いる場合においては問題
がないが、LSIを複数個用いる各種制御装置にお
いては、LSI間の同期が必要となるため、LSI内
の発振回路を用いず、外部に発振回路を設け、そ
れぞれのLSIに共通のクロツク信号を供給するこ
とが一般的である。
がないが、LSIを複数個用いる各種制御装置にお
いては、LSI間の同期が必要となるため、LSI内
の発振回路を用いず、外部に発振回路を設け、そ
れぞれのLSIに共通のクロツク信号を供給するこ
とが一般的である。
第３図において、外部からクロツク信号を供給
する場合、論理的には入力端子１１のみから供給
すればよいが、クロツク周波数が高い場合、出力
端子１２の容量等により、確実に動作させること
が難しい。このため、入力端子１１の相補信号を
出力端子１２へ供給することが一般的である。こ
の場合、LSIの動作を停止させるため制御信号３
８を“１”にすると、入力端子１１は“０”、出
力端子１２は“１”に固定さされるため、外部か
ら供給されるクロツク信号と競合し、LSIを破壊
する可能性がある。あるいは、破壊に至らなくと
も、大電流が流れ不必要な電力が消費されるとい
う重大な欠点がある。
する場合、論理的には入力端子１１のみから供給
すればよいが、クロツク周波数が高い場合、出力
端子１２の容量等により、確実に動作させること
が難しい。このため、入力端子１１の相補信号を
出力端子１２へ供給することが一般的である。こ
の場合、LSIの動作を停止させるため制御信号３
８を“１”にすると、入力端子１１は“０”、出
力端子１２は“１”に固定さされるため、外部か
ら供給されるクロツク信号と競合し、LSIを破壊
する可能性がある。あるいは、破壊に至らなくと
も、大電流が流れ不必要な電力が消費されるとい
う重大な欠点がある。
本発明の目的は、このような欠点を除き共振子
を用いる場合、あるいは外部からクロツク信号を
供給する場合においても、確実に動作し、非動作
状態においても、LSIの破壊や、むだな電力を消
費することのない集積回路装置を提供することに
ある。
を用いる場合、あるいは外部からクロツク信号を
供給する場合においても、確実に動作し、非動作
状態においても、LSIの破壊や、むだな電力を消
費することのない集積回路装置を提供することに
ある。
本発明の構成は、水晶あるいはセラミツク共振
子を用いる発振回路を有する集積回路装置におい
て、第１の端子を入力とし、かつ第２の端子を出
力とするインバータと、このインバータの入出力
間に接続された帰還抵抗素子と、前記インバータ
の出力を制御信号によりハイインピーダンス状態
に設定する手段とを備えていることを特徴とす
る。
子を用いる発振回路を有する集積回路装置におい
て、第１の端子を入力とし、かつ第２の端子を出
力とするインバータと、このインバータの入出力
間に接続された帰還抵抗素子と、前記インバータ
の出力を制御信号によりハイインピーダンス状態
に設定する手段とを備えていることを特徴とす
る。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明の第１の実施例の集積回路装置
を示す回路図である。同図において、本集積回路
装置は、入力端子１１と、出力端子１２と、Ｐチ
ヤンネルMOS・FET１３，１４と、Ｎチヤンネ
ルMOS・FET１５，１６と、帰還抵抗１７と、
インバータ１８（制御信号１９が入力される）
と、NOR回路２０とを含み、構成され、NOR回
路２０の出力は、LSI内部にクロツク信号を供給
する。まず、共振子を用いる場合においては、
入、出力端子１１，１２間に共振子を接続し、制
御信号１９を“０”にする。これにより、インバ
ータ１８の出力は“１”となり、MOS・FET１
４，１５が導通し、MOS・FET１３，１６でイ
ンバータの動作となるため、発振が継続され、
NOR回路２０からLSI内部にクロツク信号が供
給される。次に、LSIの動作を停止する場合は、
制御信号１９を“１”とすると、インバータ１８
の出力は“０”となりMOS・FET１４，１５が
遮断状態となり、出力端子１２がハイインピーダ
ンス状態となるため、発振が停止するとともに、
NOR回路２０の出力は制御信号１９により“０”
に固定される。このため、発振回路及びLSI内部
の消費電力は非常に小さくなる。
を示す回路図である。同図において、本集積回路
装置は、入力端子１１と、出力端子１２と、Ｐチ
ヤンネルMOS・FET１３，１４と、Ｎチヤンネ
ルMOS・FET１５，１６と、帰還抵抗１７と、
インバータ１８（制御信号１９が入力される）
と、NOR回路２０とを含み、構成され、NOR回
路２０の出力は、LSI内部にクロツク信号を供給
する。まず、共振子を用いる場合においては、
入、出力端子１１，１２間に共振子を接続し、制
御信号１９を“０”にする。これにより、インバ
ータ１８の出力は“１”となり、MOS・FET１
４，１５が導通し、MOS・FET１３，１６でイ
ンバータの動作となるため、発振が継続され、
NOR回路２０からLSI内部にクロツク信号が供
給される。次に、LSIの動作を停止する場合は、
制御信号１９を“１”とすると、インバータ１８
の出力は“０”となりMOS・FET１４，１５が
遮断状態となり、出力端子１２がハイインピーダ
ンス状態となるため、発振が停止するとともに、
NOR回路２０の出力は制御信号１９により“０”
に固定される。このため、発振回路及びLSI内部
の消費電力は非常に小さくなる。
次に、外部からクロツク信号を供給する場合に
ついて説明する。入力端子１１に外部クロツク信
号が供給され、出力端子１２には入力端子１１の
相補信号が供給された場合、制御信号１９が
“０”の動作状態においては、MOS・FET１３
乃至１６で構成される回路はインバータの動作と
なり、その出力は出力端子１２に供給される信号
と同相となり、NOR回路２０を経て、LSIの内
部回路にクロツク信号が供給される。また、LSI
の内部回路を非動作状態とする場合は、制御信号
１９を“１”とし、MOS・FET１４，１５を遮
断状態にする。このため、出力端子１２はハイイ
ンピーダンス状態となり、外部クロツク信号が入
力されても競合が生ずることはない。またNOR
回路２０の出力は、制御信号１９により“０”に
固定され、LSIの内部へのクロツク信号の供給が
停止されるため、低消費電力となる。
ついて説明する。入力端子１１に外部クロツク信
号が供給され、出力端子１２には入力端子１１の
相補信号が供給された場合、制御信号１９が
“０”の動作状態においては、MOS・FET１３
乃至１６で構成される回路はインバータの動作と
なり、その出力は出力端子１２に供給される信号
と同相となり、NOR回路２０を経て、LSIの内
部回路にクロツク信号が供給される。また、LSI
の内部回路を非動作状態とする場合は、制御信号
１９を“１”とし、MOS・FET１４，１５を遮
断状態にする。このため、出力端子１２はハイイ
ンピーダンス状態となり、外部クロツク信号が入
力されても競合が生ずることはない。またNOR
回路２０の出力は、制御信号１９により“０”に
固定され、LSIの内部へのクロツク信号の供給が
停止されるため、低消費電力となる。
第２図は本発明の第２の実施例の集積回路装置
を示す回路図である。本集積回路装置は、第１図
と同様な様子で構成される。MOS・FET１３，
１６で構成されるインバータ回路の出力に、
MOS・FET１４，１５で構成されるスイツチ回
路を介して、出力端子１２に接続する。前記本発
明の第１の実施例と同様に、制御信号１９が
“０”の場合動作状態となり、“１”の場合停止状
態となる。制御信号１９が“１”の停止状態にお
いては、MOS・FET１４，１５で構成されるス
イツチ回路が遮断されるため、出力端子１２はハ
イインピーダンス状態となり、本発明の第１の実
施例と同様な効果が得られる。
を示す回路図である。本集積回路装置は、第１図
と同様な様子で構成される。MOS・FET１３，
１６で構成されるインバータ回路の出力に、
MOS・FET１４，１５で構成されるスイツチ回
路を介して、出力端子１２に接続する。前記本発
明の第１の実施例と同様に、制御信号１９が
“０”の場合動作状態となり、“１”の場合停止状
態となる。制御信号１９が“１”の停止状態にお
いては、MOS・FET１４，１５で構成されるス
イツチ回路が遮断されるため、出力端子１２はハ
イインピーダンス状態となり、本発明の第１の実
施例と同様な効果が得られる。
以上説明したように、本発明によれば、発振回
路のインバータ出力を制御信号によりハイインピ
ーダンス状態とすることにより、共振子を用いた
場合及び外部からクロツク信号を供給した場合に
おいても、確実に動作させることができ、また、
LSIを非動作状態に設定する場合においては、
LSIの破壊やむだな電力を消費することがなく、
汎用性の高いLSIを提供することができるという
効果が得られる。
路のインバータ出力を制御信号によりハイインピ
ーダンス状態とすることにより、共振子を用いた
場合及び外部からクロツク信号を供給した場合に
おいても、確実に動作させることができ、また、
LSIを非動作状態に設定する場合においては、
LSIの破壊やむだな電力を消費することがなく、
汎用性の高いLSIを提供することができるという
効果が得られる。
第１図は本発明の第１の実施例の集積回路装置
を示す回路図、第２図は本発明の第２の実施例の
集積回路装置を示す回路図、第３図は従来例の集
積回路装置を示す回路図である。 １１…入力端子、１２…出力端子、１３，１
４，３３…ＰチヤンネルMOS・FET、１５，１
６，３４，３５…ＮチヤンネルMOS・FET、１
７，３６…帰還抵抗、１８，３７…インバータ、
１９，３８…制御信号、２０…NOR回路。
を示す回路図、第２図は本発明の第２の実施例の
集積回路装置を示す回路図、第３図は従来例の集
積回路装置を示す回路図である。 １１…入力端子、１２…出力端子、１３，１
４，３３…ＰチヤンネルMOS・FET、１５，１
６，３４，３５…ＮチヤンネルMOS・FET、１
７，３６…帰還抵抗、１８，３７…インバータ、
１９，３８…制御信号、２０…NOR回路。
Claims (1)
- １ 水晶もしくはセラミツク共振子を用いる発振
回路を有する集積回路装置において、第１の端子
を入力とし、第２の端子を出力とするインバータ
と、このインバータの入出力間に接続された帰還
抵抗素子と、前記インバータの出力を制御信号に
よりハイインピーダンス状態に設定する手段とを
備えたことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208179A JPS6363204A (ja) | 1986-09-03 | 1986-09-03 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208179A JPS6363204A (ja) | 1986-09-03 | 1986-09-03 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6363204A JPS6363204A (ja) | 1988-03-19 |
| JPH054846B2 true JPH054846B2 (ja) | 1993-01-21 |
Family
ID=16551968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208179A Granted JPS6363204A (ja) | 1986-09-03 | 1986-09-03 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6363204A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264504A (ja) * | 1989-04-04 | 1990-10-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0394502A (ja) * | 1989-09-06 | 1991-04-19 | Fujitsu Ltd | 発振回路 |
| JP2776157B2 (ja) * | 1992-06-30 | 1998-07-16 | 日本電気株式会社 | 発振回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175203A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | 発振制御回路 |
| JPS61154153A (ja) * | 1984-12-27 | 1986-07-12 | Matsushita Electronics Corp | 集積回路装置 |
| JPH0435939Y2 (ja) * | 1985-06-28 | 1992-08-25 |
-
1986
- 1986-09-03 JP JP61208179A patent/JPS6363204A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6363204A (ja) | 1988-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0562705B2 (ja) | ||
| JPH05120457A (ja) | 発振回路を備えるｉｃ回路 | |
| JPH054846B2 (ja) | ||
| KR920020511A (ko) | 출력 버퍼 회로 | |
| JP2001211064A (ja) | 出力回路 | |
| US5696469A (en) | Clock oscillator | |
| JPS62145906A (ja) | 増幅回路 | |
| JPH0457241B2 (ja) | ||
| JP3185531B2 (ja) | 周波数切換型発振器 | |
| JPH0223703A (ja) | 発振制御回路 | |
| JP3843720B2 (ja) | 定電圧出力装置 | |
| JP2607304B2 (ja) | 半導体集積回路装置 | |
| JP2000124785A (ja) | 半導体集積回路 | |
| JP3155977B2 (ja) | 発振用集積回路および発振回路 | |
| JPH0669727A (ja) | 発振回路 | |
| JPH03207105A (ja) | 水晶発振回路 | |
| JP3358379B2 (ja) | Ｃｍｏｓ圧電発振回路 | |
| JP2788744B2 (ja) | 発振回路 | |
| KR100221615B1 (ko) | 저전력 cmos 디지털 회로 | |
| JPH0722245B2 (ja) | 発振回路 | |
| JPS62186617A (ja) | 発振制御回路 | |
| JPH01171241A (ja) | 半導体集積回路 | |
| JPS62249218A (ja) | 半導体集積回路装置 | |
| JP2004179706A (ja) | 二周波切替型の水晶発振器 | |
| JPH03116598A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |